Flip-Chip的案例
基于Hypermesh的Flip-Chip封裝工藝對電子器件的可靠性研究
圖4 清洗干凈條件下模型的位移場示意圖
圖5 未清洗干凈條件下模型的位移場示意圖
圖6 清洗干凈條件下Soleder的等效塑性應變
圖7 為清洗干凈條件下Soleder的等效塑性應變
五、結論
本文對在Flip-Chip封裝工藝中，對真空回流焊后Solder清洗干凈條件下與未清洗干凈條件下的器件建立了兩種有限元分析模型，載荷為電子可靠性試驗中的溫度循環載荷。有限元分析結果表明，相對于清洗干凈條件下，未清洗干凈中Solder的最大塑性應變較大，同時壽命大大降低，電子器件的可靠性也大大降低。因此，Flip-Chip回流焊后的清洗工藝對器件的可靠性有很大的影響。在Flip-Chip封裝工藝中，需要完善清洗工藝，確保Solder表面處無雜質，使underlfill充滿Solder的周圍。
展開 基于Hypermesh的Flip-Chip封裝工藝對電子器件的可靠性研究
圖4 清洗干凈條件下模型的位移場示意圖
圖5 未清洗干凈條件下模型的位移場示意圖
圖6 清洗干凈條件下Soleder的等效塑性應變
圖7 為清洗干凈條件下Soleder的等效塑性應變
五、結論
本文對在Flip-Chip封裝工藝中，對真空回流焊后Solder清洗干凈條件下與未清洗干凈條件下的器件建立了兩種有限元分析模型，載荷為電子可靠性試驗中的溫度循環載荷。有限元分析結果表明，相對于清洗干凈條件下，未清洗干凈中Solder的最大塑性應變較大，同時壽命大大降低，電子器件的可靠性也大大降低。因此，Flip-Chip回流焊后的清洗工藝對器件的可靠性有很大的影響。在Flip-Chip封裝工藝中，需要完善清洗工藝，確保Solder表面處無雜質，使underlfill充滿Solder的周圍。
展開 倒裝焊接（Flip chip）技術與原理
1 倒裝焊接flip chip 技術
目前集成電路互聯的技術主要有三種，引線鍵合技術（Wire Bonding），載帶自動鍵合技術（Tape Automated bonding），倒裝芯片技術（Flip chip）。WB和TAB的芯片焊盤都再芯片四周，因此I/O數量不能太多，而FC可以將整個芯片面積用來與基板互聯，極大的提高了I/O數。
倒裝芯片起源于20世紀60年代，由IBM率先研發出來，是將芯片功能區朝下以倒扣的方式背對著基板通過焊料凸點（簡稱Bump）與基板進行互聯，芯片放置方向與傳統封裝功能區朝上相反，故稱倒裝芯片。如下圖1 所示
圖1 倒裝芯片封裝基本結構
2 倒裝芯片的優點與缺點
倒裝封裝大大提高了電子器件集成度，近幾年倒裝新品啊已經稱為高性能封裝的互聯方法，它的應用得到比較廣泛快速的發展。目前倒裝芯片主要應用在WiFi ，SIP，MCM，CIS，微處理器等方面。但是同時也還有很多方面的問題待解決。
展開 Moldex3D模流分析之分析毛細底部填膠制程中不同材質流動接觸角的影響
IC封裝中的毛細底部填膠 (Capillary Underfill, CUF) 制程，是將環氧樹脂 (Epoxy) 點膠在覆晶 (Flip chip)的側邊，在表面張力的驅動之下進行底部填膠。Moldex3D芯片封裝模塊支持毛細底部填膠分析，可以模擬毛細流動。
環氧樹脂在填膠過程中會與不同材質的組件接觸，例如基板 (PCB)、錫球 (Solder ball)、芯片 (Silicon die) 等。由于在交界面上會有不同的表面張力性質，為了縮短模擬分析和真實制程的距離，提升分析的準確度，Moldex3D加工精靈(Process Wizard) 支持不同接觸角的設定，并提供用戶接口針對各別接觸對象來給定不同接觸角。
Flip-chip capillary underfilling process
操作流程 ─ 在填膠分析中，不同嵌件材料的的接觸角設定
步驟1：首先建立一個芯片封裝成型項目，并匯入毛細底部填膠模型。本案例共含有4種不同的嵌件(Part insert)材料，會與環氧樹脂接觸的有錫球、芯片、銅墊(Cu Pad)與直通硅晶穿孔(Through Silicon Via, TSV)。
毛細底部填膠案例
步驟2：開啟加工精靈，在分析方式 (Analysis type) 項目選擇毛細底部填膠模塊(Capillary Underfill)，并在底部填膠設定(Underfill Setting) 的頁簽點擊進階設定。并切換至表面張力(Surface Tension)，在此為環氧樹脂指定表面張力系數及其與不同嵌件之間的接觸角度。
加工精靈設定頁面
步驟3：完成其他項目設定并執行流動分析后，即可觀察不同接觸角設定對流動波前的影響。
展開 
分析毛細底部填膠制程中不同材質流動接觸角的影響
IC封裝中的毛細底部填膠(Capillary Underfill, CUF)制程，是將環氧樹脂(Epoxy)點膠在覆晶(Flip chip)的側邊，在表面張力的驅動之下進行底部填膠。Moldex3D芯片封裝模塊支持毛細底部填膠分析，可以模擬毛細流動。
環氧樹脂在填膠過程中會與不同材質的組件接觸，例如基板(PCB)、錫球(Solder ball)、芯片(Silicon die)等。由于在交界面上會有不同的表面張力性質，為了縮短模擬分析和真實制程的距離，提升分析的準確度，Moldex3D加工精靈(Process Wizard) 支持不同接觸角的設定，并提供用戶接口針對各別接觸對象來給定不同接觸角。
Flip-chip capillary underfilling process
操作流程─在填膠分析中，不同嵌件材料的的接觸角設定
步驟1 首先建立一個芯片封裝成型項目，并匯入毛細底部填膠模型。本案例共含有4種不同的嵌件(Part insert)材料，會與環氧樹脂接觸的有錫球、芯片、銅墊(Cu Pad)與直通硅晶穿孔(Through Silicon Via, TSV)。
細底部填膠案例
步驟2 開啟加工精靈，在分析方式(Analysis type)項目選擇毛細底部填膠模塊(Capillary Underfill)，并在底部填膠設定(Underfill Setting)的頁簽點擊進階設定。并切換至表面張力(Surface Tension)，在此為環氧樹脂指定表面張力系數及其與不同嵌件之間的接觸角度。
加工精靈設定頁面
步驟3 完成其他項目設定并執行流動分析后，即可觀察不同接觸角設定對流動波前的影響。本案例套用共三組不同的設定：A是皆為30度的情況；B是皆為10度的情況；C接觸角各自不同的情況。
展開 三星電機｜計劃約59億元在越南投建FC-BGA工廠
CINNO Research產業資訊，12月20三星電機決定對FC-BGA(Flip Chip-Ball Grid Array)基板投資1萬億韓元（約53.7億人民幣）。FC-BGA基板主要用于要求高性能、高密度電路連接的中央處理器(CPU)、圖形處理器(GPU)。
三星電機半導體封裝基板（CPU用）產品圖片
根據韓媒ETNews報道，三星電機12月23日召開董事會，決議投資1.102萬億韓元(59億美元) 投資越南法人FC-BGA生產設備和基礎設施建設。投資將在2023年之前分階段進行。三星電機計劃將精力集中在預計將實現高增長的半導體封裝基板業務上。
半導體封裝基板是連接高密度半導體芯片和主基板，傳遞電信號和電力的產品。隨著5G、人工智能(AI)、電裝等半導體高性能化，基板層數增加，為實現微細電路、層間細微整合、整機厚度降低的超薄化等高難度技術。
FC-BGA是半導體封裝基板中最難制造的產品。是一種將半導體芯片和主基板以Flip Chip Bump連接的高密度封裝基板，。
隨著服務器、網絡等需要高速信號處理的各種應用需求的增加，FC-BGA有望在中長期內每年實現14%以上的增長。以移動、PC用高多層、大型化為中心需求持續增加，預計到2026年FC-BGA將出現供應緊缺。
展開 fcBGA-H封裝瞬態熱特性 仿真&測試（一）
簡介
Flip-chip（倒裝芯片）封裝廣泛應用于桌面計算機、服務器和各種通訊設備。隨著功能要求的提高，功率和熱流密度越來越大。因此，對于高功率倒裝芯片，客戶在不斷的推進TIM（熱界面材料）的低熱阻化。
TIMs（Thermal Interface Materials）是用于提高固體接觸面之間傳熱性能的導熱材料。比如CPUs和散熱器之間，若出現微小間隙，由于空氣導熱性能極差，整個散熱效率就會嚴重降低。因此，TIM的熱特性對于散熱方案的可靠性是至關重要的，尤其是發熱部位的最高溫度（結溫Tj），散熱片上表面溫度（殼溫Tc），和上述兩點之間的熱阻。測殼溫Tc的傳統方法是，在散熱片中心放置一個熱電偶。該方法的一個最大問題是只能用散熱片中心位置的溫度來表征殼溫。但是在實際應用中，最高溫度的位置我們通常不確定，尤其是當給結區加載非均勻熱載荷（non-uniform power）的時候。
本文主要討論的是：
a. 描述如何使用不借助熱電偶的瞬態測試設備測試fcBGA封裝器件（由STATS ChipPAC制造）的TIM熱特性，尤其是結殼熱阻Rjc；
b. 描述如何測試在風扇不同轉速下（模擬真實工況）封裝器件的Rja（結到環境的熱阻）；
c. 闡明功率脈普對結構函數的影響；
d. 描述如何通過仿真生成一個仿真結構函數，再用測試結構函數來修正仿真結構函數，最后用修正后的結構函數生成熱阻網絡模型，應用于系統級產品中；
e. 明確并改進更好的仿真和測試方法。
2.
展開 降低IC封裝熱阻的封裝設計方法
以覆晶方式的封裝則是由錫球及底層填充材料（underfill）將芯片以裸晶的方式安裝于基板(substrate)(如Flip Chip BGA (FCBGA)封裝)或直接承載于PCB上(稱為Flip-Chip on board (FCOB) 或 Direct Chip Attach (DCA))。
IC封裝熱傳基本特性
評估IC封裝之散熱性能可以下式表示為：
其中RJA 稱為由芯片接點到環境之熱阻，TJ為接點溫度，TA為環境溫度，Pd為消耗電力。上述RJA之定義代表芯片的散熱性能，較低的值表示較好的散熱效果。由于接點溫度無法直接得到，因此熱阻值需藉由量測方法以及數值仿真來獲得，量測的方法及裝置目前有JEDEC及SEMI兩種標準，對于封裝的尺寸、板的設計、實驗的方式及擺設都有規范，一般實驗時使用的并非是真實的芯片而是尺寸相同的熱芯片，利用芯片中溫度感應器的電壓及溫度關系來仿真實際芯片運作的溫度變化。完整的數值仿真則是利用3D的計算流體軟件，來仿真芯片的實際溫度變化情形。由于熱阻值和環境有關，在使用時需注意和實際情況的差異。
IC的散熱主要有兩個方向，一個是由封裝上表面傳到空氣中，另一個則是由IC向下傳到PCB板上，再由板傳到空氣中。當IC以自然對流方式傳熱時，向上傳的部分很小，而向下傳到板子則占了大部分，以導線腳或是以球連接于板上的方式，其詳細的散熱模式不盡相同。以導線腳型式的封裝為例，向下傳的熱又可分成兩部分，一部分是經由導線架及接腳傳到PCB，另一部份則是由芯片經由模塑材料及下方空隙的空氣傳到PCB中，如<圖3（a）>所示。而BGA的散熱方式則是藉由基板（substrate）及錫球（solder ball）將熱傳到PCB中，如<圖3（b）>所示，覆晶直接承載則是經由下方錫球及底層填充材料將熱傳到PCB中，如<圖3（c）>所示。
展開 SiP與先進封裝的異同點
HDAP和SiP的技術范疇
從圖中我們可以看出，Flip Chip、集成扇出型封裝INFO (Integrated Fan Out) 、2.5D integration、3D integration、Embedded技術既屬于HDAP也同樣會應用于SiP；
單芯片的FIWLP、FOWLP、FOPLP (Fan Out Panel Level Package）屬于先進封裝，但不屬于SiP；
FIWLP 和 FOWLP
腔體 Cavity、Bond Wire、2D integration、2D+ integration、4D integration多應用在SiP中，通常不屬于先進封裝。
當然，以上的分類也不是絕對的，只是表明絕大多數情況下的技術范疇。
例如，INFO技術屬于FOWLP，由于集成了2顆以上的芯片，因此也可以被稱為SiP；FliP Chip 屬于2D integration，但一般也被認為是先進封裝。
腔體Cavity技術常用在陶瓷封裝的基板設計制造中，通過腔體結構，可以縮短鍵合線長度，提高其穩定性，屬于一種傳統封裝技術，但也不能排除先進封裝中采用Cavity對芯片進行嵌入和埋置。
關于以上概念和名詞的詳細解釋，推薦讀者參考電子工業出版社即將出版的新書：《基于SiP技術的微系統》。
3）用戶群不同
對于SiP和先進封裝HDAP，從晶圓廠（Foundry）到半導體封測廠（OSAT），再到板級系統電路裝配運營商（System user），半導體的整個產業和供應鏈都涉及在內，但不同的用戶群關注點又有所不同。
展開 5G仿真解決方案 | 電子產品結構可靠性設計及案例詳解
PCB/封裝在循環溫度作用下的翹曲分層
PCB/封裝在潮濕環境下吸濕膨脹（爆米花效應）
封裝器件在振動沖擊作用下失效等
封裝焊球在溫度循環下產生疲勞裂紋和失效
2.1
PCB/封裝在Flip Chip工藝+循環溫度作用下的翹曲變形
在半導體行業，Flip Chip工藝廣泛用于PCB/封裝等器件連接，在此工藝下，封裝就會有殘余變形和應力的產生，也有塑性應變的存在。當PCB/封裝連接后，還會對其進行相應的溫度循環測試。使用Ansys Mechanical工具對整個流程進行仿真，可以了解Flip Chip工藝產生的塑性狀態對后續溫循仿真的影響。
對于PCB/封裝仿真而言，想要得到準確仿真結果，PCB和封裝的材料屬性是關鍵。但對于PCB和封裝的結構過于復雜，且特征尺寸小，如果按傳統分網格的方法，網格量會巨大，操作起來也不現實；如果考慮計算效率，對每層PCB板賦予相同材料屬性，那計算精度就會大打折扣。
那有沒有一種既考慮精度又能兼顧效率的方法？
答案是肯定的！Ansys專利技術 “Trace Mapping” 正好可以解決PCB仿真的材料模型計算的難題。
仿真模型和溫度條件
通過SCDM導入EDA軟件里建立的PCB板模型，考慮每一層每個位置的含銅率，計算每一層PCB每個位置的熱物參數（各向異性），比如：密度、導熱系數、熱膨脹率、泊松比等。
展開 CINNO Research | 2022年上半年全球半導體封測廠商營收排名Top10
公司將持續保持Flip Chip及先進封測技術在邏輯芯片業務上的發展。
No.5：通富微電(TFME)營業收入同比增長約33.4%，位居第五。通富微電封測營收大幅增長得益于各大基地同步實現突破，崇川工廠、南通通富、合肥通富及通富超威都各自完成了眾多新產品的導入和量產及關鍵客戶的突破，同時預計下半年將小規模量產客戶5nm產品。
No.6：華天科技(HT-Tech)營業收入同比增長約6.9%，位居第六。華天科技現已具備 Chiplet封裝技術平臺，同時已完成大尺寸 eSiFO 產品工藝開發，通過芯片級和板級可靠性認證。
另外，聯合科技(UTAC)、京元電子(KYEC)、南茂科技(ChipMOS)、頎邦科技(Chipbond)分列第七至第十名。
CINNO Research認為，未來隨著5G通信技術、物聯網、大數據、人工智能、視覺識別、自動駕駛等應用場景的持續增加，業內對于體積更輕薄、數據傳輸速率更快、功率損耗更小芯片的需求將繼續提高，而先進封裝作為延續摩爾定律的重要手段，已成為未來全球封測市場的主要增量，市場規模將持續成長。
季度全球半導體封測產業發展趨勢分析報告
第一章：半導體封測行業概況
一. 半導體封測行業概述
二. 半導體封測產業鏈介紹
第二章：半導體封裝行業技術發展趨勢分析
一. 主要傳統封裝技術介紹
1.DIP
2.SOP
3.QFP
4.QFN
二. 主要先進封裝技術介紹
1. Flip Chip
2. WLP
3. 2.5D/3D
4. SiP
第三章：全球主要封測企業市場規模及技術分析
一. 全球半導體封測市場規模分析
二. 海外主要封測企業簡析
1.英特爾
2.安靠
三.
展開 
玻璃覆晶封裝(COG)中的可靠性問題
另外，還有一些導電膠用于柔性基板的互連技術(COF-Chip on Flex)。此處不進行詳述，感興趣的讀者可以參考相關文獻。
3 結語
隨著世界電子制造中心逐步向我國轉移，液晶平板顯示產業將獲得飛速的發展，COG技術會獲得更加廣泛的應用。因此，在其材料、工藝和可靠性方面還有待進一步研發和應用，以跟上電子時代的步伐。
4致謝
感謝香港城市大學Jirhar先生和華中科技大學吳一平教授提供的幫助，另外致謝因篇幅限制未列出的文獻的作者。
5主要參考文獻
[1]J. Liu, Conductive adhesive for electronics packaging. UK: Electrochemical Publications Ltd; 1999.
[2]C. Y. Yin, H Lu, C. Bailey and Y. C. Chan, Electronics Packaging Manufacturing, IEEE Transactions, Part C, 27(2004)254-259.
[3] Y.W. Chiu, Y.C. Chan and S.M. Lui, Microelectronics Reliability 42 (2002) 1945-1951.
[4]J. O. Peter, Anisotropic Conductive Film for Flip chip Applications: An Introduction, available on line: http://www.flipchips.com/tutorial05.html
[5] 吳豐順, 吳懿平, 鄔博義, 陳力. 倒裝芯片各向異性導電膠互連的剪切結合強度.半導體學報. 25(2004)340-345.
[6] M. J. Yim and K. W.
展開 微電子封裝技術(SMT)發展現有形式
裸芯片技術主要形式
裸芯片技術有兩種主要形式：一種是COB技術，另一種是倒裝片技術(Flip chip)。
COB技術：
用COB技術封裝的裸芯片是芯片主體和I/O端子在晶體上方，在焊接時將此裸芯片用導電/導熱膠粘接在PCB上，凝固后，用Bonder機將金屬絲(Al或Au)在超聲、熱壓的作用下，分別連接在芯片的I/O端子焊區和PCB相對應的焊盤上，測試合格后，再封上樹脂膠。
與其它封裝技術相比，COB技術有以下優點：價格低廉；節約空間；工藝成熟。COB技術也存在不足，即需要另配焊接機及封裝機，有時速度跟不上；PCB貼片對環境要求更為嚴格；無法維修等。
Flipchip技術：
Flip chip，又稱為倒裝片，與COB相比，芯片結構和I/O端(錫球)方向朝下，由于I/O引出端分布于整個芯片表面，故在封裝密度和處理速度上Flipchip已達到頂峰，特別是它可以采用類似SMT技術的手段來加工，故是芯片封裝技術及高密度安裝的最終方向。90年代，該技術已在多種行業的電子產品中加以推廣，特別是用于便攜式的通信設備中。
裸芯片技術是當今最先進的微電子封裝技術。隨著電子產品體積的進一步縮小，裸芯片的應用將會越來越廣泛。
文章來源于：tiankezhineng
精華，去糟粕，重基礎，促創新
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展開 案例35-無鉛焊接凸點的彈塑性蠕變分析
Creep behaviors of flip chip on board with 96.5Sn-3.5Ag and 100In lead-free solder joints. International Journal of Microcircuits and Electronic Packaging. 24: 11-18.
Moldex3D模流分析之嵌入式晶圓級封裝制程（eWLP）
晶圓級封裝
非導電性黏著
底部填膠 (Underfill)
底部填膠技術 (Underfill) 是覆晶封裝成型 (Flip-Chip) 的制程之一。底部填膠區域夠薄以進行毛細應用，且沿著芯片的一側或兩側的周圍進行環氧塑料放置。表面張力與熱，是主要對底部填膠產生毛細作用的兩項物理因素。而不同與毛細底部填膠 (CUF)，成型底部填膠(MUF)的制程不僅有表面張力的作用，更施加了壓力來讓充填順利完成。
在熱與表面張力的驅動之下，底膠材料在硬化前藉由毛細作用緩緩注入晶粒下的空間里。此驅動力將會大幅受到塑料凸塊與基板之間表面張力的影響，并導致充填時間不同。填膠時間過長可能造成塑料在填膠結束前即部分硬化，致使后續的制程延遲。
芯片封裝成型制程目前在塑料的尺寸縮減、厚度減少及半導體芯片的尺寸增加等議題仍有許多挑戰，因此使用CAE工具來協助優化成型設計已成為必然趨勢。
毛細底部填膠的覆晶封裝成型制程
Source: Hui Wang, Huamin Zhou, Yun Zhang, Dequn Li, Kai XuI., Computers & Fluids, 2011, 44:187-201.
成型底部填膠
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