銅互聯(lián)
關(guān)注創(chuàng)建者：sheshou6453 創(chuàng)建時(shí)間：2018-08-03
銅互聯(lián)的實(shí)例教程
芯片器件用使用Al Pad PVD用于其后道金屬互聯(lián)，提供電子信號(hào)、微鏈接等作用。Al Pad物理氣相沉積系統(tǒng)作為集成電路工藝中的一道重要工序，主要應(yīng)用于Bond pad和Al interconnect工藝。
公司于2015年推出eVictor A830 Al Pad物理氣相沉積系統(tǒng)（配置8個(gè)工藝模塊，可據(jù)客戶(hù)需求多樣化配臵）。該設(shè)備目前已進(jìn)入等國(guó)內(nèi)、國(guó)外一線廠商，被應(yīng)用于 90~28nm制程產(chǎn)線，更先進(jìn)制程正加速驗(yàn)證。2018年北方華創(chuàng)Al Pad PVD成功進(jìn)駐上海集成電路研發(fā)中心。
銅互聯(lián)（CuBS）PVD已在客戶(hù)獲得放量訂單。
金屬銅可以降低互連線電阻率，因此銅互聯(lián)技術(shù)被廣泛使用。北方華創(chuàng)是02轉(zhuǎn)向“14-7nm CuBS多工藝腔室集成裝備研發(fā)及產(chǎn)業(yè)化”項(xiàng)目執(zhí)行單位。根據(jù)招投標(biāo)統(tǒng)計(jì)，公司銅互聯(lián)PVD已經(jīng)實(shí)現(xiàn)突破，打破AMAT在該領(lǐng)域的壟斷，極大打開(kāi)公司在 PVD領(lǐng)域的目標(biāo)市場(chǎng)。
12英寸氮化硅沉積設(shè)備導(dǎo)入下游龍頭企業(yè)。
展開(kāi) 盛美半導(dǎo)體的 CMP 設(shè)備主要用于后段封裝的 65-45nm 銅互聯(lián)工藝。 杭州眾硅是新成立的一家公司，由中電科 45 所中的 CMP技術(shù)專(zhuān)家創(chuàng)業(yè)建立。總的來(lái)看，與應(yīng)用材料等國(guó)際先進(jìn)水平仍然有較大差距。
（12）測(cè)試機(jī)：美國(guó)可被完全替代
測(cè)試設(shè)備包括測(cè)試機(jī)、探針臺(tái)和分選機(jī)。測(cè)試機(jī)主要包括美國(guó)泰瑞達(dá)、日本愛(ài)德萬(wàn)和美國(guó) Xcerra，其中美國(guó)泰瑞達(dá)占約一半市場(chǎng)份額，泰瑞達(dá)與愛(ài)德萬(wàn)合占約 90%市場(chǎng)份額。泰瑞達(dá)與愛(ài)德萬(wàn)的測(cè)試機(jī)互有優(yōu)劣勢(shì)，泰瑞達(dá)強(qiáng)在 SOC 測(cè)試和 RF 測(cè)試，而愛(ài)德萬(wàn)在數(shù)字信號(hào)測(cè)試和 Memory 測(cè)試方面占據(jù)優(yōu)勢(shì)。 總的來(lái)看，愛(ài)德萬(wàn)可以完全替代泰瑞達(dá)。
測(cè)試機(jī)美國(guó)日本共同壟斷
國(guó)產(chǎn)設(shè)備中，測(cè)試機(jī)方面，北京華峰和長(zhǎng)川科技在低端分立器件測(cè)試機(jī)方面憑成本優(yōu)勢(shì)實(shí)現(xiàn)了國(guó)產(chǎn)替代，在中端的模擬器件、混合信號(hào)測(cè)試方面，有一定的競(jìng)爭(zhēng)力。高端 SOC測(cè)試機(jī)、 Memory 測(cè)試機(jī)和 RF 測(cè)試機(jī)等，國(guó)內(nèi)目前還缺少相關(guān)產(chǎn)品。
（12）探針臺(tái)：日本產(chǎn)品占據(jù)絕大部分市場(chǎng)
探針臺(tái)分全自動(dòng)、半自動(dòng)和手動(dòng)探針臺(tái)， 日本東京精密和東京電子合占約 90%左右市場(chǎng)份額，美國(guó)幾乎沒(méi)有相關(guān)產(chǎn)品。
探針臺(tái)被日本壟斷
國(guó)產(chǎn)品牌中，深圳矽電有 12 寸晶圓全自動(dòng)探針臺(tái)產(chǎn)品，中電 45 所有 8 英寸探針臺(tái)產(chǎn)品，但在實(shí)際量產(chǎn)中，仍是以日本的產(chǎn)品為主，國(guó)內(nèi)產(chǎn)品與國(guó)外產(chǎn)品之間在穩(wěn)定性、精度方面仍有差距。
（13）分選機(jī)：美國(guó)領(lǐng)先，但可被替代
分選機(jī)份額最大的是美國(guó) Cohu，占約 40%市場(chǎng)份額，美國(guó) Cohu 的分選機(jī)包括平移式、中立下滑是、線式和轉(zhuǎn)塔式，布局全面，而且高低溫的控制技術(shù)全球領(lǐng)先，對(duì)于汽車(chē)芯片等對(duì)溫度控制要求很高的測(cè)試， Cohu 的分選機(jī)有較大優(yōu)勢(shì)。
日本的 Epson 在平移式分選機(jī)中有一定份額。
展開(kāi) 在室溫將兩個(gè)芯片附著在一起，再升高溫度并對(duì)它們進(jìn)行退火，銅這時(shí)會(huì)膨脹，并牢固地鍵合在一起，從而形成電氣連接。
混合鍵合技術(shù)可以將互聯(lián)間距縮小到10 微米以下，可獲得更高的載流能力，更緊密的銅互聯(lián)密度，并獲得比底部填充膠更好的熱性能。當(dāng)然，混合鍵合技術(shù)需要新的制造、清潔和測(cè)試方法。
為什么更小的間距會(huì)更有吸引力？
Intel 正在轉(zhuǎn)向Chiplet的設(shè)計(jì)思路，開(kāi)始將SoC分解成 GPU、CPU、IO 芯片，然后通過(guò)SiP技術(shù)將它們集成在一個(gè)封裝內(nèi)；然后，通過(guò)Chiplet技術(shù)，更小的區(qū)塊擁有單獨(dú)的 IP，并且可以重復(fù)使用，這是一種非常優(yōu)秀的技術(shù)，可根據(jù)特定客戶(hù)的獨(dú)特需求定制產(chǎn)品。
Chiplet 技術(shù)改變了芯片到芯片的互聯(lián)， 更多的芯片間互聯(lián)需要更高的互聯(lián)密度，因此需要從傳統(tǒng)的凸點(diǎn)焊接轉(zhuǎn)向混合鍵合。
此外，我們面對(duì)另一個(gè)挑戰(zhàn)，就是如何將這些芯片組裝到一起，并保持制造流程以相同的速度進(jìn)行。現(xiàn)在有更多的芯片需要放置，能否在一次只放置一個(gè)芯片的基礎(chǔ)上以足夠快的速度加工？解決方案是批量組裝，我們稱(chēng)之為自組裝Self-Assembly技術(shù)。
Intel 正在積極與法國(guó)原子能委員會(huì)電子與信息技術(shù)實(shí)驗(yàn)室 CEA-LETI 合作，研究一次能夠放置多個(gè)芯片，同時(shí)進(jìn)行確定性快速放置，拾取并放置更多芯片。
自組裝過(guò)程中，芯片能夠?qū)⒆陨砘謴?fù)到最低能量狀態(tài)，你只需要讓它足夠接近，到最低限度的能量狀態(tài)會(huì)自己組裝、放置到位，是一種自組裝機(jī)制。這是 Intel 與 CEA-LETI 一起進(jìn)行的研究。
我們已經(jīng)將混合鍵合、自組裝技術(shù)添加到先進(jìn)封裝技術(shù)的 Roadmap 中。
展開(kāi) 混合鍵合技術(shù)可以將互聯(lián)間距縮小到10 微米以下，可獲得更高的載流能力，更緊密的銅互聯(lián)密度，并獲得比底部填充膠更好的熱性能。當(dāng)然，
混合鍵合技術(shù)
需要新的制造、清潔和測(cè)試方法。
為什么更小的間距會(huì)更有吸引力？
Intel 正在轉(zhuǎn)向Chiplet的設(shè)計(jì)思路，開(kāi)始將SoC分解成 GPU、CPU、IO 芯片，然后通過(guò)SiP技術(shù)將它們集成在一個(gè)封裝內(nèi)；然后，通過(guò)Chiplet技術(shù)，更小的區(qū)塊擁有單獨(dú)的 IP，并且可以重復(fù)使用，這是一種非常優(yōu)秀的技術(shù)，可根據(jù)特定客戶(hù)的獨(dú)特需求定制產(chǎn)品。
Chiplet 技術(shù)改變了芯片到芯片的互聯(lián)， 更多的芯片間互聯(lián)需要更高的互聯(lián)密度，因此需要從傳統(tǒng)的凸點(diǎn)焊接轉(zhuǎn)向混合鍵合。
此外，我們面對(duì)另一個(gè)挑戰(zhàn)，就是如何將這些芯片組裝到一起，并保持制造流程以相同的速度進(jìn)行。現(xiàn)在有更多的芯片需要放置，能否在一次只放置一個(gè)芯片的基礎(chǔ)上以足夠快的速度加工？解決方案是批量組裝，我們稱(chēng)之為自組裝Self-Assembly技術(shù)。
Intel 正在積極與法國(guó)原子能委員會(huì)電子與信息技術(shù)實(shí)驗(yàn)室 CEA-LETI 合作，研究一次能夠放置多個(gè)芯片，同時(shí)進(jìn)行確定性快速放置，拾取并放置更多芯片。
自組裝過(guò)程中，芯片能夠?qū)⒆陨砘謴?fù)到最低能量狀態(tài)，你只需要讓它足夠接近，到最低限度的能量狀態(tài)會(huì)自己組裝、放置到位，是一種自組裝機(jī)制。這是 Intel 與 CEA-LETI 一起進(jìn)行的研究。
我們已經(jīng)將混合鍵合、自組裝技術(shù)添加到先進(jìn)封裝技術(shù)的 Roadmap 中。
接下來(lái)，我將分享可擴(kuò)展性軸(Z)上的內(nèi)容，圖1的Z軸，代表可擴(kuò)展性， Co-EMIB技術(shù)就在這一象限內(nèi)。
展開(kāi) 通過(guò)混合鍵合，這些觸點(diǎn)被鏈接導(dǎo)通，Memory和CMOS就在垂直方向?qū)崿F(xiàn)了互聯(lián)。
Source: 長(zhǎng)江存儲(chǔ)官網(wǎng)
按照Frauebhofer研究所的說(shuō)法，混合鍵合的優(yōu)勢(shì)有三：
更短的互聯(lián)距離：不僅不需要用引線互相聯(lián)通，也無(wú)需用TSV穿過(guò)整個(gè)CMOS層，僅僅通過(guò)連接后道的銅觸點(diǎn)就可以實(shí)現(xiàn)互聯(lián)
更高的互聯(lián)密度：銅觸點(diǎn)的面積非常小，相比直徑百微米的錫球和TSV，混合鍵合工藝中的銅觸點(diǎn)的pitch size甚至都不足10微米，無(wú)疑可以實(shí)現(xiàn)更高的互聯(lián)密度
更低的成本：毫無(wú)疑問(wèn)，針對(duì)每顆DIE單獨(dú)進(jìn)行互聯(lián)需要更多的時(shí)間，通過(guò)晶圓鍵合可以實(shí)現(xiàn)大面積高密度的互聯(lián)，對(duì)產(chǎn)能的提升的貢獻(xiàn)是飛躍性的！自然，生產(chǎn)成本也可以得以降低
除了先前提到的BSI，諸如micro LED和CMOS進(jìn)行混合鍵合的案例也是存在的。最新的研究中，甚至有將micro LED在小尺寸晶圓上制作完成后，分切成獨(dú)立的DIE重新粘接到一張12寸晶圓上與CMOS 12寸晶圓進(jìn)行混合鍵合互聯(lián)的做法，可見(jiàn)其工藝兼容性是非常優(yōu)秀的。
展開(kāi) 
銅互聯(lián)的相關(guān)專(zhuān)題、標(biāo)簽、搜索
銅互聯(lián)的最新內(nèi)容
而不借助TSV直接使用銅觸點(diǎn)進(jìn)行互聯(lián)的混合鍵合，將上下晶圓間的互聯(lián)距離縮小到了最短，進(jìn)一步提升了電學(xué)性能。
銅互聯(lián)（CuBS）PVD已在客戶(hù)獲得放量訂單。
金屬銅可以降低互連線電阻率，因此銅互聯(lián)技術(shù)被廣泛使用。北方華創(chuàng)是02轉(zhuǎn)向“14-7nm CuBS多工藝腔室集成裝備研發(fā)及產(chǎn)業(yè)化”項(xiàng)目執(zhí)行單位。
混合鍵合技術(shù)可以將互聯(lián)間距縮小到10 微米以下，可獲得更高的載流能力，更緊密的銅互聯(lián)密度，并獲得比底部填充膠更好的熱性能。當(dāng)然，混合鍵合技術(shù)需要新的制造、清潔和測(cè)試方法。
為什么更小的間距會(huì)更有吸引力？
混合鍵合技術(shù)可以將互聯(lián)間距縮小到10 微米以下，可獲得更高的載流能力，更緊密的銅互聯(lián)密度，并獲得比底部填充膠更好的熱性能。當(dāng)然，混合鍵合技術(shù)需要新的制造、清潔和測(cè)試方法。
為什么更小的間距會(huì)更有吸引力？
混合鍵合技術(shù)可以將互聯(lián)間距縮小到10 微米以下，可獲得更高的載流能力，更緊密的銅互聯(lián)密度，并獲得比底部填充膠更好的熱性能。當(dāng)然，
混合鍵合技術(shù)
需要新的制造、清潔和測(cè)試方法。
為什么更小的間距會(huì)更有吸引力？
盛美半導(dǎo)體的 CMP 設(shè)備主要用于后段封裝的 65-45nm 銅互聯(lián)工藝。 杭州眾硅是新成立的一家公司，由中電科 45 所中的 CMP技術(shù)專(zhuān)家創(chuàng)業(yè)建立。總的來(lái)看，與應(yīng)用材料等國(guó)際先進(jìn)水平仍然有較大差距。
（12）測(cè)試機(jī)：美國(guó)可被完全替代
測(cè)試設(shè)備包括測(cè)試機(jī)、探針臺(tái)和分選機(jī)。
