差分線的案例
使用Q2D分析影響差分線特征阻抗的因素 ￥0.5
幾乎所有的高速信號都用差分線進行傳輸，由于差分線也是傳輸線類型中的一種，那么在設計差分線時該注意什么呢？或者說有哪些因素會影響到差分線的特征阻抗？
對于均勻（橫截面相同、介質材料的電特性固定）的傳輸線來說，在不考慮損耗（含介質損耗和導體損耗）的情況下，其特征阻抗可用公式來計算。大家如果能緊緊抓住這個公式，分清楚哪些因素會影響寄生電感L、哪些因素會影響寄生電容C，那么差分阻抗的問題就一目了然， 比如介電常數肯定影響的是電容C，介電常數越大，電容越大，那么特征阻抗就會減小。
先來看一個用polar SI9000計算的差分特征阻抗截圖，當前計算的差分阻抗為100.67ohm，其中影響特征阻抗的因素有9個，各參數對L和C分別有啥影響？大家如果不是很清楚，可以借助了ANSYS Q2D軟件來進行分析。
Q2D軟件為二維準靜態場求解器，主要用來提取橫截面均勻的傳輸線（不限于傳輸線，在較短的長度范圍內，如果結構的橫截面不變化，同樣可以用Q2D來確定該小段的特性阻抗）的RLGC寄生參數和特性阻抗等，操作非常簡單，也注定Q2D的功能也相對單一些。
展開 【技術文章】USB接口電路設計常見問題
USB協議定義由兩根差分信號線（D+、D-）傳輸數字信號，若要USB設備工作穩定差分信號線就必須嚴格按照差分信號的規則來布局布線。根據筆者多年USB相關產品設計與調試經驗，總結以下注意要點：
1.在元件布局時，盡量使差分線路最短，以縮短差分線走線距離（√為合理的方式，×為不合理方式）；
2.優先繪制差分線，一對差分線上盡量不要超過兩對過孔（過孔會增加線路的寄生電感，從而影響線路的信號完整性），且需對稱放置（√為合理的方式，×為不合理方式）；
3.對稱平行走線，這樣能保證兩根線緊耦合，避免90°走線，弧形或45°均是較好的走線方式（√為合理的方式，×為不合理方式）；
4.差分串接阻容，測試點，上下拉電阻的擺放（√為合理的方式，×為不合理方式）；
5.由于管腳分布、過孔、以及走線空間等因素存在使得差分線長易不匹配，而線長一旦不匹配，時序會發生偏移，還會引入共模干擾，降低信號質量。所以，相應的要對差分對不匹配的情況作出補償，使其線長匹配，長度差通常控制在5mil以內，補償原則是哪里出現長度差補償哪里；
6.為了減少串擾，在空間允許的情況下，其他信號網絡及地離差分線的間距至少20mil(20mil是經驗值)，覆地與差分線的距離過近將對差分線的阻抗產生影響；
7.USB的輸出電流是500mA，需注意VBUS及GND的線寬，若采用的1Oz的銅箔，線寬大于20mil即可滿足載流要求，當然線寬越寬電源的完整性越好。
普通USB設備差分線信號線寬及線間距與整板信號線寬及線間距一致即可。
展開 干貨｜PCB layout之USB走線經驗教訓
所以，相應的要對差分對不匹配的情況作出補償，使其線長匹配，長度差通?？刂圃?mil以內，補償原則是哪里出現長度差補償哪里；
6、為了減少串擾，在空間允許的情況下，其他信號網絡及地離差分線的間距至少20mil(20mil是經驗值)，覆地與差分線的距離過近將對差分線的阻抗產生影響；
7、USB的輸出電流是500mA，需注意VBUS及GND的線寬，若采用的1Oz的銅箔，線寬大于20mil即可滿足載流要求，當然線寬越寬電源的完整性越好。
普通USB設備差分線信號線寬及線間距與整板信號線寬及線間距一致即可。
然而當USB設備工作速度是480 Mbits/s，只做到以上幾點是不夠的，我們還需對差分信號進行阻抗控制，控制差分信號線的阻抗對高速數字信號的完整性是非常重要的。
因為差分阻抗影響差分信號的眼圖、信號帶寬、信號抖動和信號線上的干擾電壓。
差分線阻抗一般控制在90（±10%）歐姆(具體值參照芯片手冊指導)，差分線阻抗與線寬W1、W2、T1成反比，與介電常數Er1成反比，與線間距S1成正比，與參考層的距離H1正比，如下圖是差分線的截面圖。
下圖為四層板的參考疊層，其中中間兩層為參考層，參考層通常為GND或Power，并且差分線所對應的參考層必須完整，不能被分割，否則會導致差分線阻抗不連續。
若是以下圖疊層設計四層板，通常設計時差分線采用4.5mil的線寬及5.5mil的線間距既可以滿足差分阻抗90Ω。
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USB協議定義由兩根差分信號線（D+、D-）傳輸數字信號，若要USB設備工作穩定差分信號線就必須嚴格按照差分信號的規則來布局布線。
USB接口電路設計常見問題
差分線阻抗一般控制在90（±10%）歐姆(具體值參照芯片手冊指導)，差分線阻抗與線寬W1、W2、T1成反比，與介電常數Er1成反比，與線間距S1成正比，與參考層的距離H1正比，如下圖是差分線的截面圖。
下圖為四層板的參考疊層，其中中間兩層為參考層，參考層通常為GND或Power，并且差分線所對應的參考層必須完整，不能被分割，否則會導致差分線阻抗不連續。若是以圖 2疊層設計四層板，通常設計時差分線采用4.5mil的線寬及5.5mil的線間距既可以滿足差分阻抗90Ω。
然而4.5mil線寬及5.5mil線間距只是我們理論設計值，最終電路板廠依據要求的阻抗值并結合生產的實際情況和板材會對線寬線間距及到參考層的距離做適當的調整。
以上所描述的布線規則是基于USB2.0設備，在USB布線過程中把握差分線路最短、緊耦合、等長、阻抗一致且注意好USB電源線的載流能力，掌握好以上原則USB設備運行基本沒問題。
展開 3種差分走線補償對比：為什么忌諱在末端補償？
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差分線的優勢
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差分線抗干擾能力強、信噪比高、輻射小、帶寬容量大等眾多優點，所以在目前的高速鏈路設計中，都選取差分線作為通信方式。
差分線使用兩根走線傳輸一路信號，兩根線上攜帶的信息是相同的，但是信號的相位差是 180 度，這樣兩個線產生的場正好相互抵消，減少了輻射的產生。同時由于最終信號取兩根信號之差，所以當受到共模信號干擾時，兩根線所產生的噪聲幾乎相同，在接收端做差值時正好被抵消掉。
差分線對噪聲天生的抑制能力有效的提高通道的信噪比，大大的改善了通道的信息容量，使得差分線在 Gigabit 以上的通信領域得到廣泛應用。
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差分走線的幾種補償方式
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差分線跟單線傳輸相比，之所以具有眾多優勢，是因為其采用了差動傳輸的方式，即兩根線要保持 180 度的相位差，即我們平時所說的要保持兩根線的電流大小相等、方向相反。任何原因造成的相位失配，都會影響差分線的性能，甚至造成不可預知的后果，所以在 layout 設計中，我們必須做到差分線的等長要求。
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而高速差分信號線對兩信號線必須保證嚴格的時滯，否則很有可能通訊失敗。故為了滿足這一要求，可以通過蛇形線來實現等長，進而滿足時滯要求。
蛇形線一般應該布置在失長的源頭處，而不是遠端。在源頭處才能保證差分線的正負端的信號在大部分時間內都是同步傳輸的。
走線彎曲處是產生失長的源頭之一。對于走線彎曲處，其實現等長的應靠近彎曲處(<=15mm)
如果有兩個走線彎曲，且兩者之間的距離<15mm，故此時兩者的失長會互相補償，故此時不用再做等長處理。
對于不同部分的高速差分信號線，應分別獨立等長。過孔，串接耦合電容以及接口端子都會是高速差分信號線分成兩部分，所以這個時候要特別注意。一定要分別等長。因為很多 EDA 軟件在 DRC 的時候都只關注整個走線是否失長。
對于如 LVDS 顯示器件等接口，會同時存在數對差分對，且差分對之間的時序要求一般都會特別嚴格，時滯要求特別小，所以，對于此類差分信號對我們要求一般在同一平面內進行補償。因為不同層的信號傳輸速度是不同的。
有些 EDA 軟件在計算走線長度時，會將焊盤內部的走線也會計算在長度之內，如果此時進行長度補償，最終實際結果會失長。所以此時要特別注意，在使用一些 EDA 的軟件的時候。
在任何時候，如果可以就一定選擇對稱出線進而避免需要最終為了等長而進行蛇形走線。
如果空間容許，盡量在短的差分線源頭處加一個小的回環來實現補償，而不是通過蛇形線來補償。
展開 HFSS中TDR仿真事宜
因此，你要么加長差分線的長度，要么使用wave port的deembedding功能來變相加長差分線，讓wave port距離過孔有足夠遠的距離，不然的話直接看TDR是非常不準的，結果如下，不做deembedding看的TDR非常好，事實上差分線阻抗只有82.6ohm，完全不對，同時TDR曲線持續的時間很短，你也沒法區分到底哪個時間點對應的TDR才是過孔的阻抗，做了deembedding就很好區分，肯定中間突起的就是過孔阻抗。
以上就是這次分享的HFSS中TDR仿真要注意的事項：
要根據你產品的速率，來選擇合適的fmax;
模型很小時，又使用wave port時，不能直接看TDR，最好使用deembedding；
想要模型的請站內聯系我，謝謝！
展開 干貨｜高速電路布局走線，這7個要點一定要記牢！
當一個接口端子的焊盤和一根高速信號線連接時，如果此時焊盤特別大，而高速信號線特別窄，大焊盤則阻抗小，而窄的走線必然是大阻抗，在這種情況下就會出現阻抗不連續，阻抗不連續就會產生信號反射。所以一般為了解決這個問題，都是在接口端子或者器件的大焊盤下面放置一個禁布銅皮,同時在另外一層放置該焊盤的參考平面，進而加大阻抗，使阻抗連續。
過孔是另外一種會產生阻抗不連續的源頭。為了最小化這種效應，在內層和過孔連接的不需要的銅皮應該去除。而這樣的操作其實可以在設計的時候，通過CAD工具來消除或者聯系溝通PCB加工廠家來消除不需要的銅皮，保證阻抗的連續性。
6、差分信號
高速差分信號線我們必須保證等寬、等間距來實現特定的差分阻抗值。所以在布差分信號線的時候盡量保證對稱。
在差分線對內禁止布置過孔或者元器件，如果在差分線對內放置了過孔或者器件會產生EMC問題同時也會導致阻抗不連續。
有時候，一些高速差分信號線需要串接耦合電容。該耦合電容同樣需要對稱布置，同時該耦合電容的封裝不能過大，推薦使用0402、0603也可以接受，0805以上的電容或者并排電容最好不要使用。
展開 八層板PCB設計，電腦主板設計分析
在設計時使用特定的線進行電源分割，前提需要在電子元件布局的時候把同一電壓的電子元件擺放在一個區域內，通過過孔連接到這一層的相同區域，所以不需要走線。
3. 信號層（Inner Layer3）
這層主要走信號線，其次還有一些電源走線。下圖圖中比較大一點的走線就是電源線，小的為信號線。
4. 信號層（Inner Layer4）
這層與上一層走線布置基本上一樣。走線為信號線和電源線。
5. GND層
這層為GND網絡層，通過過孔連接。
6. 信號層（Inner Layer5）
7. GND層
圖片略。
這層與第5層一樣。
8. Bottom層
這層跟頂層一樣。很多的小芯片走線基本上都在頂層或者這一層。
走線或者布線
1. 蛇形走線
這種走線看起來感覺挺漂亮的。這樣走線的目的是為了延長走線的總長度。應用在并行數據線中，使同一組并行數據線的走線長度一致，這樣在高速傳輸數據的時候數據到達的時間保持一致。
蛇形走線的布線步驟是先使用普通的走線布線完同一組并行數據線。然后找出這一組數據線長度最長的線，再以這跟最長的線的長度為參考把比這個參考值小的線通過蛇形走線延長到與參考值相等或者到達這個參考值的一定范圍之內。相關走線布線功能一般的電路板設計軟件都有只需要設置相關參數就可以。
2. 差分線
差分線其實跟上面的蛇形非常相似，上面的蛇形走線是一組數據線。而差分線只有兩根線。但是比蛇形走線的要求更高，更嚴格。不但要線的長度一致，還需要線與線的距離保持一定的距離。還好相關的軟件都有這種走線的功能，也只需要設置相關的參數即可。
3.
展開 內存內計算，下一代計算的新范式？
具體來說，由于乘法的權重是1-bit（1或-1），因此可以簡單地用一個開關加差分線來控制，如果是權重是1就讓差分線一邊的電容充電到DAC輸出值，反之則讓差分線另一邊充到這個值。平均也很簡單，幾條差分線簡單地連到一起就是在電荷域做了平均了。
當然，內存內計算的電路并不止于一種，其計算的精度也并不限于1-bit計算。但是，從以上的例子我們可以看出內存內計算的核心思想，一般是把計算都轉化為帶權重加和計算，把權重存在內存單元中，然后在內存的核心電路（如讀出電路）上做修改，從而讓讀出的過程就是輸入數據和權重在模擬域做點乘的過程，相當于實現了輸入的帶權重累加，即卷積。因為卷積是人工智能以及其他計算的核心組成部分，因此內存內計算可以被廣泛使用在這類應用中。內存內計算會使用模擬電路做計算，這也是它和傳統使用數字邏輯做計算的不同之處。
內存內計算的兩大推動力以及市場前景
人們十幾年之前就認識到了“內存墻”的問題，但是為什么內存內計算在這兩年才火起來呢？我們認為，最近內存內計算興起的背后有兩大動力。
第一個動力是基于神經網絡的人工智能的興起，尤其是人工智能希望能普及到移動端和嵌入式設備中，這樣能效比很高的內存內計算就獲得了關注。另外，神經網絡的一個特點是對于計算精度的誤差擁有較高的容忍度，因此內存內計算的模擬計算中引入的誤差往往可以被神經網絡所接受，也可以說內存內計算和人工智能（尤其是嵌入式人工智能）可謂是天作之合。
第二個動力是新的存儲器。對于內存內計算來說，存儲器的特性往往決定了內存內計算的效率，因此當帶有新特性的存儲器出現時，往往會帶動內存內計算的發展。舉例來說，最近很火的ReRAM使用電阻調制來實現數據存儲，因此每一位的讀出使用的是電流信號而非傳統的電荷信號。
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嵌入式硬件設計幾點注意事項
如果該cpu具有SDRAM和NANDFLASH控制器，那么在硬件設計上不用過多的考慮地址線的使用。如果沒有相關的控制器，那么需要注意地址線的使用。
這部分在LAYOUT的時候是一個重點，究其原因就是要使相關信號線等長以確保信號的延時相等，時鐘和DQS的差分信號線走線。在布線的時候各種布線技巧需要綜合使用，例如與cpu對稱分布，菊花鏈布線、T型布線，這都需要依據內存的個數多少來進行選擇，一般來說個數越多，布線越復雜，但是知道其關鍵點，一切迎刃而解。
5、功能接口
一個嵌入式系統最重要的就是通過各種接口來控制外圍模塊，達到設計者預設的目的。常用的接口有串口（可用來連接藍牙，wifi和4G等模塊），USB接口、網絡接口、JTAG接口、音視頻接口、HDMI接口等等。
由于這些接口與外部模塊連接，做好電磁兼容設計是重要的一項工作。除此之外，在LAYOUT的時候注意差分線的使用。
6、屏幕
這個功能之所以單獨列出來，是由于其可有可無。如果一個嵌入式系統只是作為一個連接器連接外圍設備模塊，通過相關接口連接到電腦主機或者直接掛在網絡上，那么屏幕就不需要了。
但是如果做出來的是一個消費類產品，與用戶交互頻繁，這就不得不嘮叨幾句。電容屏幕是嵌入式屏幕的主要部件，在電路設計中需要注意觸屏連接線和顯示屏連接線的布局。
在走線的過程中盡量短的靠近主控cpu，同時注意配對信號走差分線，RGB控制信號走等長。各種信號走線間距遵循3W規則，避免相互干擾。
展開 關于PCB板“阻抗”的小知識和阻抗計算小工具
而不同信號的阻抗值不一樣，差分線要求阻抗一般在１００歐或１２０歐，比如高速USB、HDMI信號。單端阻抗要求在５０歐＼７５歐等，這些要求就是PCB工程師自己去確定的事，PCB板廠則根據你的要求，結合他們的材料＼PCB文件線路設，使用阻抗軟件工具進行調整，最后使用設備測試，讓它達到要求值。
這是板廠使用的阻抗計算的軟件。
那么影響”阻抗“的因素是哪些呢？大家記錄一下：
它包括：線寬、線距、疊層、PCB板材介質及厚度等這都是影響阻抗的因素。板廠工程師就是通過調整這些值來滿足要求。實際中主要是通過控制導線寬度、疊層來控制阻抗（因為PCB基材＼厚度都是個定值，比較好動的就是線寬＼線距參數了）。
阻抗線是有分幾種類型的，不同類型，板廠工程在軟件里計算的時候用的對象都是不一樣的，這里大家都要注意下。所以PCB工程師要學會如何用PCB阻抗計算軟件來計算當前設計的線路是否滿足阻抗值是很有必要的（前提是知道板廠用的板材參數能更準確）。
一、阻抗線按類型分為單端阻抗、差分阻抗兩種類型，說通俗點是針對的是單條傳輸線和一對差分線。
如下圖，分別是差分阻抗、單端阻抗、共面差分阻抗、共面單端阻抗：
二、阻抗線按傳輸媒質分為帶狀線和微帶線。
帶狀線：信號線位于兩層接地面（或電源）之間的介質內的導線（在內層，有兩個參考平面）根據傳輸線與兩接地平面的距離相同或不同，又分為對稱帶狀線和非對稱帶狀線。
帶狀線的特性阻抗由導線的厚度、寬度、介電常數，及接地平面的距離有關。帶狀線兩邊都有電源或者底層，因此阻抗容易控制，同時屏蔽較好。
微帶線： 用電介質將導線與地（電源）平面隔開的傳輸線（在PCB表層，僅有一個參考平面）分兩種微帶線，一種是埋入的（在內層），一種是非埋入的。
展開 干貨｜實用PCB 布局布線技巧問答
差分走線與地平面的距離有什么注意事項？
[答] 如何需要綜合考慮以上指標，建議做整體的電路仿真和調試，寄生效應會影響仿真效果，需要進行反復驗證和嘗試。
【干貨分享】PCB差分信號設計中的3個常見誤區
在高速PCB設計中，差分信號（DIFferential Signal）的應用越來越廣泛，電路中最關鍵的信號往往都要采用差分結構設計。
為什么這樣呢？和普通的單端信號走線相比，差分信號有抗干擾能力強、能有效抑制EMI、時序定位精確的優勢。
差分信號PCB布線要求
在電路板上，差分走線必須是等長、等寬、緊密靠近、且在同一層面的兩根線。
?等長：
等長是指兩條線的長度要盡量一樣長，是為了保證兩個差分信號時刻保持相反極性。減少共模分量。
?等寬、等距：
等寬是指兩條信號的走線寬度需要保持一致，等距是指兩條線之間的間距要保持不變，保持平行。
?阻抗最小變化：
在設計具有差分信號的PCB時，最重要的事情之一是找出應用的目標阻抗，然后相應地規劃差分對。
此外，保持盡可能小的阻抗變化。差分線的阻抗取決于諸如走線寬度，走線耦合，銅厚度以及PCB材料和層疊等因素。當你嘗試避免改變差分對阻抗的任何事情時，請考慮其中的每一個。
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