2.5D封裝的案例
2.5D3D封裝
常見的2.5D 封裝技術在硅中介層有 TSV 集成，芯片通常通過MicroBump（微凸塊）和中介層相連接，作為中介層的硅基板采用 Bump 和基板相連，硅基板表面通過 RDL 布線，TSV 作為硅基板上下表面電氣連接的通道， 這種 2.5D 集成適合芯片規模比較大，引腳密度高的情況，芯片一般以 FlipChip 形式安裝在硅基板上。
（圖6：2.5D 結構示意圖）
資料來源：EETimes，國盛證券研究所
3D 封裝和 2.5D 封裝的主要區別在于，2.5D 封裝是在中介層上進行布線和打孔，而 3D集成是直接在芯片上打孔（TSV）和重布線（RDL），電氣連接上下層芯片。從物理結構上看，所有芯片和無源器件 均位于 XY 平面上方，芯片堆疊在一起，在 XY 平面的上方有穿過芯片的 TSV，在 XY 平面的下方有基板 的布線和過孔。整個系統通過 TSV 和 RDL 將芯片直接電氣連接。
（圖7：2.5D 封裝和 3D 封裝結構的區別）
資料來源：知乎，國盛證券研究所
TSV 技術是 2.5D/3D 封裝的關鍵工藝之一。硅通孔技術（TSV，Through Silicon Via）是通過在芯片和芯片之間、晶圓和晶圓之間制作垂直導通，實現芯片之間互連的技術。TSV 技術通過銅、鎢和多晶硅等導電物質的填充，實現硅通孔的垂直電氣互連。硅通孔技術的優勢是可以通過垂直互連減小互連長度
、信號延遲，降低電容、電感，實現芯片間的低功耗、高速通訊，增加帶寬和實現器件集成的小型化。
Via-Middle 和 Via-Last 是較為常見的通孔方式。
展開 2.5D/3D芯片-封裝-系統協同仿真技術研究
先進封裝的設計方案可以進一步縮小器件互連的距離，不僅電性能能夠得到提高，還可實現多樣化集成，包括通過異質集成的方法實現多種形式的微系統。但設計復雜度的提高，對設計方法，包括仿真方法也提出了很大的挑戰，包括電磁、熱、結構以及多物理場耦合分析。并且2.5D/3D芯片目前的主要應用場景包括人工智能/網絡通信等，其典型功耗可能高達300W，所以在實際工作過程中，功耗及散熱問題，以及熱應力形變等問題非常突出，設計面臨的挑戰包括，如何有效的優化芯片功耗，保證信號通道的傳輸速率，保證系統散熱能力，確保熱/結構可靠性能力，如何通過仿真手段在初期對設計方案進行篩選和優化，尤其是針對2.5D/3D芯片封裝的仿真方法和流程，也是目前業界的研究熱點，內容包括Interposer/TSV等結構的性能優化，芯片與封裝的聯合仿真，電熱耦合仿真等。本文主要介紹了 2.5D/3D芯片封裝的發展趨勢及其對傳統仿真方法流程的挑戰，并通過經驗總結討論了針對的2.5D/3D芯片的芯片-封裝-系統協同多物理場仿真方法。
展開 ANSYS 2.5D/3D封裝SI/PI分析 -【上海】線下研討會
2020年1月9日 | 上海
2.5D/3D封裝SI/PI分析
簡介：2.5D/3D封裝工藝、高密度PCB和數字射頻混合電路極大的增加了智能電子設備的設計復雜度，精度和自動化程度成為影響仿真分析效率的關鍵因素。本次線下研討會將從SI、PI和EMI仿真精度和自動化角度出發，以高速并行總線、高速串行總線和射頻電路Desense仿真分析為內容，指導課程參與者進行完整的仿真操作，體驗ANSYS智能電子設計仿真方案的精準與高效。
會議信息
地點：上海市黃浦區南京西路128號永新廣場16樓
費用：500元/人
報名截止日期：2020年1月8日，17：00
報名方式
掃描下方二維碼
或點擊報名：http://event.31huiyi.com/1729755055/index?c=jishulink
展開 5/26 Ansys 2.5D/3D IC封裝仿真分析案例分享
簡介：
2.5D/3D IC相比較傳統IC具有更高的功能密度。通過包含鍵合、倒裝、堆疊、Interposer和RDL再布線層等技術的組合，實現很高的功能密度，具有明顯的系統優勢，由于2.5D/3D IC設計的復雜性，需要用三維電磁場工具精確抽取片上和封裝的三維電磁寄生效應，本次網絡研討會基于HFSS最新推出的2.5D/3D封裝仿真流程，幫助設計者完成GDS導入，interposer模型處理及3D全波仿真等過程，充分了解和體驗HFSS針對2.5D/3D IC設計的全新解決方案。
時間：
2020/05/26 16:00~17:00
報名方式：
點擊鏈接報名：http://event.31huiyi.com/1854380366/index?c=jishulink
展開 
官方免費 | 2.5D/3D IC封裝仿真分析案例分享
直播簡介
HFSS最新推出的2.5D/3D封裝仿真流程，幫助設計者完成GDS導入，interposer模型處理及3D全波仿真等過程，充分了解和體驗HFSS針對2.5D/3D IC設計的全新解決方案。
適宜人群
半導體行業客戶，包含芯片、封裝設計人員
時間安排
2020年2月21日 16：00
講師簡介
褚正浩
主任工程師
于2012年加入ANSYS，有多年的高速信號及電源完整性設計經驗，目前主要負責ANSYS中國High-tech行業的技術方案規劃，為ANSYS的客戶提供信號完整性、電源完整性、電磁兼容方面的技術支持。在加入ANSYS之前，曾在Cadence-Sigrity公司以技術支持工程師的身份負責北方區客戶的信號完整性、電源完整性的技術支持。
報名方式
掃描上方二維碼
或點擊報名：http://event.31huiyi.com/1825965654/index?c=jishulink
展開 【ANSYS線上直播回看】2.5D/3D IC封裝仿真分析案例分享
『點擊觀看直播回放』
2.5D/3D IC通過包含鍵合、倒裝、堆疊、Interposer和RDL再布線層等技術的組合，實現很高的功能密度，具有明顯的系統優勢。由于2.5D/3D IC設計的復雜性，需要用三維電磁場工具精確抽取片上和封裝的三維電磁寄生效應，本次網絡研討會基于HFSS最新推出的2.5D/3D封裝仿真流程，幫助設計者完成GDS導入，interposer模型處理及3D全波仿真等過程，充分了解和體驗HFSS針對2.5D/3D IC設計的全新解決方案。
此次網絡直播吸引了眾多觀眾在線觀看，在會后我們也陸續收到在線觀眾以及其他用戶前來詢問，在此附上本場網絡直播錄屏內容，供大家回看學習。
越來越多的企業在整個產品生命周期中融入前沿的ANSYS仿真技術，加速企業創新與實現數字化轉型。近期發布的ANSYS 2020 R1帶來全新升級的功能，同時上線新一季為大家精心打造的“30天密集學習計劃”，進一步了解ANSYS前沿仿真技術和行業應用。
▼▼▼2020 ANSYS網絡研討會有獎反饋 - 參與者均可獲得千元培訓券及技術鄰金幣獎勵！
展開 【Ansys線上直播回看】Ansys 2.5D/3D IC封裝仿真分析案例分享
『點擊觀看直播回放』
2.5D/3D IC相比較傳統IC具有更高的功能密度。通過包含鍵合、倒裝、堆疊、Interposer和RDL再布線層等技術的組合，實現很高的功能密度，具有明顯的系統優勢，由于2.5D/3D IC設計的復雜性，需要用三維電磁場工具精確抽取片上和封裝的三維電磁寄生效應，5月26日下午4點，【Ansys 2.5D/3D IC封裝仿真分析案例分享】網絡研討會即將開播，本次網絡研討會基于HFSS最新推出的2.5D/3D封裝仿真流程，幫助設計者完成GDS導入，interposer模型處理及3D全波仿真等過程，充分了解和體驗HFSS針對2.5D/3D IC設計的全新解決方案。
此次網絡直播吸引了眾多觀眾在線觀看，在會后我們也陸續收到在線觀眾以及其他用戶前來詢問，在此附上本場網絡直播錄播內容，供大家回看學習。
▼▼▼2020 Ansys網絡研討會有獎反饋 - 可免費獲取本場錄播和講解資料，參與者均可獲得千元培訓券及技術鄰金幣獎勵！
關于Simulation World
Simulation World是一場面向全球觀眾且為免費的在線虛擬盛會，將于2020年6月10日-11日舉行，屆時，來自Ansys，客戶和合作伙伴多名演講者將在此發表主題演講。內容涵蓋自動駕駛、電氣化、工業物聯網以及后疫情時代的數字化轉型等前沿趨勢探討，Ansys合作伙伴也將在其冠名的虛擬展廳中展示相關解決方案。立即掃碼報名！
『或點擊此處進入報名通道』
展開 行業應用方案 | 2.5D/3D 芯片封裝
2.5D/3D IC先進封裝技術通過堆疊2D芯片，并在3D方向進行連接，有望進一步提升芯片集成密度，并且顯著減小互聯延時和互聯密度，挖掘系統的性能潛力，系統的功耗也得以降低。2.5D/3D IC封裝提供了比以往都要靈活的方法，把不同技術的集成電路進一步集成，如存儲器和邏輯電路、射頻（RF）和混合信號組件、光電子器件等，為實現小而強大的系統提供了新方向。
2.5D/3D IC封裝提供更高集成度的同時，也引入了非常多的挑戰。布線尺寸的減小增加了互連線之間的干擾，芯片間距的縮小增加了相互干擾，發熱將會成為約束系統的關鍵問題，必須對熱進行合理的規劃和管理，多芯片的堆疊也增加了應力開裂的風險。Ansys CPS Platform提供了從芯片，封裝，PCB，系統級的多物理層耦合的仿真平臺，覆蓋電磁，電熱，應力多個學科。Ansys成熟的解決方案，成熟的工具配套，廣泛的用戶群體，為2.5D/3D IC的產品設計提供了強有力的支撐。
Chip-on-Wafer-on-Substrate (CoWoS) 工藝（圖片來源：wikichip）
Ansys解決方案
一、Interposer參數提取和設計優化
Interposer作為2.5D/3D IC互聯的載體，精確的互聯參數提取是非常重要的一個環節，HFSS/SIwave可以提供多種求解器。
展開 行業應用方案 | 2.5D/3D 芯片封裝
Ansys 行業應用方案連載（5） | 2.5D/3D 芯片封裝
隨著半導體工藝的不斷縮小，物理極限制約著工藝的進一步發展。2.5D/3D IC先進封裝技術通過堆疊2D芯片，并在3D方向進行連接，有望進一步提升芯片集成密度，并且顯著減小互聯延時和互聯密度，挖掘系統的性能潛力，系統的功耗也得以降低。2.5D/3D IC封裝提供了比以往都要靈活的方法，把不同技術的集成電路進一步集成，如存儲器和邏輯電路、射頻（RF）和混合信號組件、光電子器件等，為實現小而強大的系統提供了新方向。
2.5D/3D IC封裝提供更高集成度的同時，也引入了非常多的挑戰。布線尺寸的減小增加了互連線之間的干擾，芯片間距的縮小增加了相互干擾，發熱將會成為約束系統的關鍵問題，必須對熱進行合理的規劃和管理，多芯片的堆疊也增加了應力開裂的風險。Ansys CPS Platform提供了從芯片，封裝，PCB，系統級的多物理層耦合的仿真平臺，覆蓋電磁，電熱，應力多個學科。Ansys成熟的解決方案，成熟的工具配套，廣泛的用戶群體，為2.5D/3D IC的產品設計提供了強有力的支撐。
展開 先進封裝競爭進入新階段！
多年來，供應商已經開發出各種封裝來應對內存壁，即2.5D / 3D。2.5D / 3D軟件包在行業中使用了數年，通常在諸如網絡設備和服務器之類的高端應用中找到。
在2.5D封裝中，將管芯堆疊或并排放置在中介層的頂部，該中介層具有直通硅通孔（TSV）。中介層充當芯片和電路板之間的橋梁，可提供更多的I / O和帶寬。
在一個示例中，FPGA和高帶寬存儲器（HBM）并排放置在2.5D封裝中。HBM是DRAM存儲器堆棧，可增加系統中的存儲器帶寬。“這是AI的一個非常重要的因素，” Amkor先進封裝開發和集成副總裁Mike Kelly在IMAPS上的演講中說道。“您正在使HBM DRAM堆棧靠近處理器。基本上，您可以在較低的功率點上獲得更多的內存帶寬。您并沒有將所有這些數據從程序包中來回推到其他形式的存儲器中。”
但是2.5D昂貴且難以制造。以HBM為例。使用各種工藝步驟，在每個DRAM裸片的頂部形成微小的銅微凸塊和支柱。翻轉一個裸片，并將裸片每一側的凸塊結合在一起。凸塊和支柱可在不同設備之間提供小型，快速的電氣連接。
最先進的微型凸塊/支柱是間距為40μm的微小結構。每根柱子的高度為15μm至30μm，研發時為10μm至20μm。“隨著減小凸塊尺寸，出現了幾個關鍵的可靠性問題，” Onto Innovation薄膜產品管理總監Priya Mukundhan在論文中說。“要使微型凸塊可用于堆疊，必須以非常高的精度和精度來測量它們的單個高度和芯片級共面性。”
展望未來，該行業將繼續開發新形式的2.5D。一方面，存儲器供應商正在開發更小尺寸的新型更快的DRAM，以實現更高容量的HBM。
例如，三星的新HBM2E技術使容量比以前的版本增加了一倍。
展開 先進封裝競爭進入新階段
多年來，供應商已經開發出各種封裝來應對內存壁，即2.5D / 3D。2.5D / 3D軟件包在行業中使用了數年，通常在諸如網絡設備和服務器之類的高端應用中找到。
在2.5D封裝中，將管芯堆疊或并排放置在中介層的頂部，該中介層具有直通硅通孔（TSV）。中介層充當芯片和電路板之間的橋梁，可提供更多的I / O和帶寬。
在一個示例中，FPGA和高帶寬存儲器（HBM）并排放置在2.5D封裝中。HBM是DRAM存儲器堆棧，可增加系統中的存儲器帶寬。“這是AI的一個非常重要的因素，” Amkor先進封裝開發和集成副總裁Mike Kelly在IMAPS上的演講中說道。“您正在使HBM DRAM堆棧靠近處理器。基本上，您可以在較低的功率點上獲得更多的內存帶寬。您并沒有將所有這些數據從程序包中來回推到其他形式的存儲器中。”
但是2.5D昂貴且難以制造。以HBM為例。使用各種工藝步驟，在每個DRAM裸片的頂部形成微小的銅微凸塊和支柱。翻轉一個裸片，并將裸片每一側的凸塊結合在一起。凸塊和支柱可在不同設備之間提供小型，快速的電氣連接。
最先進的微型凸塊/支柱是間距為40μm的微小結構。每根柱子的高度為15μm至30μm，研發時為10μm至20μm。“隨著減小凸塊尺寸，出現了幾個關鍵的可靠性問題，” Onto Innovation薄膜產品管理總監Priya Mukundhan在論文中說。“要使微型凸塊可用于堆疊，必須以非常高的精度和精度來測量它們的單個高度和芯片級共面性。”
展望未來，該行業將繼續開發新形式的2.5D。一方面，存儲器供應商正在開發更小尺寸的新型更快的DRAM，以實現更高容量的HBM。
例如，三星的新HBM2E技術使容量比以前的版本增加了一倍。
展開 
eSILICON采用ANSYS多物理場解決方案推動封裝設計變革
大幅提升產品性能和可靠性、節約成本，并加速產品上市進程
2019年5月30日，eSilicon正率先推進復雜的系統級封裝設計，顯著提高速度和效率，并實現經過生產驗證的精度，這都要歸功于ANSYS的技術支持。eSilicon利用ANSYS業界領先的多物理場仿真解決方案確保芯片到系統取得成功，從而加速產品上市進程，服務于高帶寬網絡、高性能計算、人工智能（AI）和5G基礎設施等領域的客戶。
芯片、封裝、電路板和系統設計人員需要應對眾多多物理場挑戰，這些挑戰會加大高級2.5D封裝設計發生故障的風險。電源完整性、信號完整性、可靠性、電磁串擾、熱效應和熱致機械應力等問題都會對設計收斂造成巨大障礙，也會導致芯片設計成本激增。
ANSYS業界領先的多物理場仿真工具能夠幫助eSilicon以較低成本進行建模、確認并驗證高級FinFET芯片、2.5D封裝和電路板設計的物理、電氣和電磁行為。高效執行這些芯片感知系統和系統感知芯片分析有助于降低系統級封裝設計的復雜性，并推動芯片到系統的成功。
eSilicon的封裝設計高級總監Tony Mastroianni指出：“分析電源完整性、信號完整性、可靠性和片上/片外電磁效應對確保產品成功至關重要。利用ANSYS的多物理場仿真技術，我們能夠全面應對這些艱巨挑戰，推進網絡、數據中心、AI和5G基礎設施等領域客戶的創新。”
ANSYS副總裁兼總經理John Lee表示：“ANSYS的多物理場系列解決方案能夠以較低成本實現復雜2.5D設計的功耗、性能、區域和可靠性目標，該解決方案也是唯一可用的驗證方法。
展開 Intel的3D堆疊能否為摩爾定律續命？
目前，3DIC主要用在內存芯片之間的堆疊架構和傳感器的堆疊，而2.5D技術則已經廣泛應用在多款高端芯片組中。另外3D和2.5D之間也不是完全對立，例如在HBM內存中，多塊內存之間使用3DIC集成，而內存與主芯片之間則使用2.5D技術集成在一起。
Intel的3D堆疊技術：
More than Moore的新發展
Intel在高級封裝領域一直處于領先地位，之前的EMIB技術就有其獨到的優勢，而這次Intel發布的Foveros架構則是3DIC方面一個長足的進步。
Foveros架構中，芯片3D堆疊在硅載片上，并通過硅載片做互聯。Foveros進步在于其硅載片從原來的無源硅載片變成了有源硅載片。在之前的典型2.5D封裝中，硅載片上只是做互聯線供芯片之間做互聯，因此是無源硅載片。而在Foveros架構中，硅載片是有源的，即硅載片上除了互聯線（無源）之外，還包含了有源電路 。如果說傳統的2.5D封裝中的硅載片只是一種載片，那么載Foveros中的有源硅載片實際上就是一塊真正的芯片了，而這次的計算和存儲芯片是堆疊在一塊真正的芯片上，因此可以說是名副其實的3DIC。相比2.5D封裝，使用Foveros的3D封裝大大提升了集成密度，同時芯片與有源硅載片之間的IO帶寬也有潛力能做更大，從而獲得更大的性能提升。
在2019年即將發布的Foveros芯片組中，Intel計劃將一塊使用10nm工藝的高性能計算芯片粒（P1274）堆疊在一塊使用22nm工藝的有源硅載片SoC（P1222）上。22nm的硅載片上具體擁有哪些模塊還不清楚，但是預計主要的IO接口（如DDR）電路將會在這塊有源硅載片上實現，因為IO電路并不需要10nm這樣的尖端工藝，使用22nm無論是對于成本、良率還是混合電路設計難度來說都是最適合的。
展開 后摩爾定律時代，3D封裝競爭硝煙已起
臺積電近在晶圓級扇出封裝技術上，臺積電也有所突破。
2014年臺積電開始準備集成扇出型（InFO）的量產計劃，到2016年臺積電將之應用到了蘋果A10芯片中，此舉大規模地推動了晶圓級封裝的發展，至此晶圓級扇出封裝受到了業界空前的高度關注。未來InFO主要應用于行動裝置AP，鞏固蘋果iPhone AP晶圓代工訂單，但也不排除未來InFO將進入通訊領域，參與5G的發展。而伴隨著市場的關注，Cadence與Mentor也都接連推出了相關解決方案，來應對InFO所帶來的技術挑戰。
臺積電作為跨界者發展封裝技術，這對OSAT產生了什么影響？眾所周知，OSAT因為在投資能力上，無法與投入代工廠相比，因而OSAT的研發壓力會顯著增大。對此，臺積電方面表示，臺積電通過WLSI平臺，發展后端封裝其主要目標并非要與專業委外封測代工廠(OSAT)競爭，而是要拉開與三星、英特爾等競爭者的技術差距。而對于OSAT來說，面對“外來者”的入侵，OSAT則必須要專注于自身的投資，擴大差異化，或者通過上下游合作伙伴建立良好的生態環境，來促進自身發展。
三星的亦步亦趨
而三星作為臺積電的老對頭，在先進封裝上自然不甘示弱。針對2.5D封裝，三星推出了可與臺積電CoWoS封裝制程相抗衡的I-Cube封裝制程，在2018年三星晶圓代工論壇日本會議上，三星公布了其封測領域的路線圖，就2.5D/3D封裝上來說，三星已經可以提供I-Cube 2.5D封裝，明年則會推出3D SiP系統級封裝，其中I-Cube封裝已經可以實現4路HBM 2顯存堆棧。
展開 3D封裝成半導體大廠PK焦點，英特爾臺積電三星中芯國際各有千秋
它是在X-Y平臺的二維封裝的基礎上通過凸塊(Bumping)、硅通孔(TSV)等工藝，實現芯片間的互聯，推動芯片向z軸方向發展的高密度封裝技術。資料顯示，與傳統2D封裝相比，使用3D技術可以縮小芯片尺寸、減輕重量;在能效比方面，3D技術節約的功率可使3D元件以每秒更快的轉換速度運轉而不增加能耗。同時，3D封裝還能更有效地利用硅片的有效區域。
不過，目前3D封裝技術還不成熟，在進行3D堆疊的過程中，芯片間的發熱一直存在問題，價格也是一個挑戰。目前3D封裝在存儲芯片上已有較多應用，但在邏輯芯片上仍然極少有應用。
巨頭競逐3D封裝
目前，英特爾、臺積電、三星等半導體大廠都對3D封裝技術給予高度重視。在近日舉行的英特爾“架構日”活動中，英特爾推出Foveros封裝技術。該技術是首次在邏輯芯片上實現3D堆疊。據介紹，Foveros可以將不同工藝、結構、用途的芯片整合到一起，從而將更多的計算電路組裝到單個芯片上。英特爾表示，該技術提供了更大的靈活性，設計人員可以在新的產品形態中“混搭”不同的IC模塊、I/O配置，并使產品能夠分解成更小的“芯片組合”。英特爾預計將從2019年下半年開始推出一系列采用Foveros技術的產品，首款Foveros產品將整合10nm高性能芯片組合和22FFL的低功耗基礎芯片。
英特爾在2.5D封裝上也有所嘗試，此前其推出的“嵌入式多芯片互連橋接”(EMIB)技術，可在兩枚裸片邊緣連接處加入一條硅橋接層(Silicon Bridge)，實現裸片間的互聯，達到異構聯接的目的。EMIB已經被英特爾用于Stratix 10 FPGAs和搭載Radeon顯卡的第8代酷睿處理器中。
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