TSV的案例
全新CAE前后處理器TSV介紹
TSV軟件前后處理器TSV-Pre和TSV-Post，以最新的IT技術為基礎，專門設計了針對CAE模型的數據結構，采用先進的網格劃分算法和圖形處理技術，在各個核心技術領域處于領先地位。大量專家庫的導入，確保了網格生成的高速和高質量。全新的算法和獨特的數據結構， 使得用戶在常規的PC機上，使用TSV就可以對數百萬節點規模的有限元模型輕松自如地進行操作、自由地進行數據掃描、讀取、分類、分組與加工。這是目前別的CAE前后處理器所無法實現的。
司浩南
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TSV軟件宣傳冊.pdf
展開 先進封裝的“四要素”
TSV
TSV（Through Silicon Via ）硅通孔，其主要功能是Z軸電氣延伸和互聯的作用。
TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位于硅轉接板Inteposer上的TSV，3D TSV 是指貫穿芯片體之中，連接上下層芯片的TSV，如下圖所示。
下圖所示為貫穿芯片體的3D TSV 的立體示意圖。
TSV的制作可以集成到生產工藝的不同階段，通常放在晶元制造階段的叫 Via-first，放在封裝階段的叫Via-last。
將TSV在晶圓制造過程中完成，此類硅通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進行，實現core-to-core的連接。該方案目前在微處理器等高性能器件領域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之后再進行TSV的制作，然后完成器件制造和后端的封裝。
將TSV放在封裝生產階段，通常被稱作Via-last，該方案可以不改變現有集成電路流程和設計。目前，業界已開始在高端的Flash和DRAM領域采用Via-last技術,即在芯片的周邊進行硅通孔TSV制作，然后進行芯片或晶圓的層疊。
TSV的尺寸范圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小于1um。
隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進的TSV工藝，可以在芝麻粒大小的1平方毫米硅片上制作高達10萬~100萬個TSV。
和 Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯。
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TSV
TSV（Through Silicon Via ）硅通孔，其主要功能是Z軸電氣延伸和互聯的作用。
TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位于硅轉接板Inteposer上的TSV，3D TSV 是指貫穿芯片體之中，連接上下層芯片的TSV，如下圖所示。
下圖所示為貫穿芯片體的3D TSV 的立體示意圖。
TSV的制作可以集成到生產工藝的不同階段，通常放在晶元制造階段的叫 Via-first，放在封裝階段的叫Via-last。
將TSV在晶圓制造過程中完成，此類硅通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進行，實現core-to-core的連接。該方案目前在微處理器等高性能器件領域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之后再進行TSV的制作，然后完成器件制造和后端的封裝。
將TSV放在封裝生產階段，通常被稱作Via-last，該方案可以不改變現有集成電路流程和設計。目前，業界已開始在高端的Flash和DRAM領域采用Via-last技術,即在芯片的周邊進行硅通孔TSV制作，然后進行芯片或晶圓的層疊。
TSV的尺寸范圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小于1um。
隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進的TSV工藝，可以在芝麻粒大小的1平方毫米硅片上制作高達10萬~100萬個TSV。
和 Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯。
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TSV
TSV（Through Silicon Via ）硅通孔，其主要功能是Z軸電氣延伸和互聯的作用。
TSV按照集成類型的不同分為2.5D TSV和3D TSV，2.5D TSV是指的位于硅轉接板Inteposer上的TSV，3D TSV 是指貫穿芯片體之中，連接上下層芯片的TSV，如下圖所示。
下圖所示為貫穿芯片體的3D TSV 的立體示意圖。
TSV的制作可以集成到生產工藝的不同階段，通常放在晶元制造階段的叫 Via-first，放在封裝階段的叫Via-last。
將TSV在晶圓制造過程中完成，此類硅通孔被稱作Via-first。Via-first TSV又可分為兩種階段，一種是在Foundry廠前端金屬互連之前進行，實現core-to-core的連接。該方案目前在微處理器等高性能器件領域研究較多，主要作為SoC的替代方案。另外一種是在CMOS完成之后再進行TSV的制作，然后完成器件制造和后端的封裝。
將TSV放在封裝生產階段，通常被稱作Via-last，該方案可以不改變現有集成電路流程和設計。目前，業界已開始在高端的Flash和DRAM領域采用Via-last技術,即在芯片的周邊進行硅通孔TSV制作，然后進行芯片或晶圓的層疊。
TSV的尺寸范圍比較大，大的TSV直徑可以超過100um，小的TSV直徑小于1um。
隨著工藝水平的提升，TSV可以做的越來越小，密度也越來越大，目前最先進的TSV工藝，可以在芝麻粒大小的1平方毫米硅片上制作高達10萬~100萬個TSV。
和 Bump以及RDL類似，TSV的尺寸也會隨著工藝的提高變得越來越小，從而支撐更高密度的互聯。
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“先進封裝”一文打盡
基于Z軸延伸的 先進封裝技術
基于Z軸延伸的先進封裝技術主要是通過TSV進行信號延伸和互連，TSV可分為2.5D TSV和3D TSV，通過TSV技術，可以將多個芯片進行垂直堆疊并互連。
在3D TSV技術中，芯片相互靠得很近，所以延遲會更少，此外互連長度的縮短，能減少相關寄生效應，使器件以更高的頻率運行，從而轉化為性能改進，并更大程度的降低成本。
TSV技術是三維封裝的關鍵技術，包括半導體集成制造商、集成電路制造代工廠、封裝代工廠、新興技術開發商、大學與研究所以及技術聯盟等研究機構都對 TSV 的工藝進行了多方面的研發。
此外，需要讀者注意，雖然基于Z軸延伸的先進封裝技術主要是通過TSV進行信號延伸和互連，但RDL同樣是不可或缺的，例如，如果上下層芯片的TSV無法對齊時，就需要通過RDL進行局部互連。
5．CoWoS
CoWoS（Chip-on-Wafer-on-Substrate）是臺積電推出的 2.5D封裝技術，CoWoS是把芯片封裝到硅轉接板（中介層）上，并使用硅轉接板上的高密度布線進行互連，然后再安裝在封裝基板上，如下圖所示。
CoWoS和前面講到的InFO都來自臺積電，CoWoS有硅轉接板Silicon Interposer，InFO則沒有。CoWoS針對高端市場，連線數量和封裝尺寸都比較大。InFO針對性價比市場，封裝尺寸較小，連線數量也比較少。
臺積電2012年就開始量產CoWoS，通過該技術把多顆芯片封裝到一起，通過Silicon Interposer高密度互連，達到了封裝體積小，性能高、功耗低，引腳少的效果。
展開 盤點2020三維封裝技術創新發展！
例如，AMD Radeon Vega GPU中使用的HBM2，由8個8Gb 芯片和一個邏輯芯片通過TSV和微凸點垂直互連， 每個芯片內包含5000個TSV，在一個HBM2中，超過40000個TSV通孔。
HBM堆疊沒有以物理方式與CPU或GPU集成，而是通過細節距高密度TSV轉接板互連，HBM具備的特性幾乎和芯片集成的RAM一樣，因此，具有更高速，更高帶寬。適用于高存儲器帶寬需求的應用場合。
于大全博士評價：HBM與CPU/GPU通過2.5D TSV轉接板技術的完美結合，從芯片設計、制造、系統封裝呈現了迄今為止人類先進的電子產品系統。而我國在這個尖端領域全面落后，亟需協同創新。
于大全博士在報告分享中指出，當前，TSV開孔在約10μm，深寬比在約10：1，微凸點互連節距在40-50μm。在有源芯片中，由于TSV本身占據面積較大，且有應力影響區，因此，亟待進一步小型化，降低成本。從技術發展來看，TSV開口向著5μm以下，深寬比10以上方向發展，微凸點互連向著10μm節距、無凸點方向發展。
圖4 高性能3D TSV產品路線圖
圖4總結了近幾年高性能3D TSV產品路線圖，可以看到越來越多的CPU、GPU、存儲器開始應用TSV技術。一方面是TSV技術不斷成熟，另一方面，和高性能計算、人工智能的巨大需求牽引分不開。
1.3 各家3D IC技術
1.3.1 臺積電SoIC
根據2018年4月臺積電在美國加州 Santa Clara的24 屆年度技術研討會上的說明，SoIC是一種創新的多芯片堆疊技術，是一種將帶有TSV的芯片通過無凸點混合鍵合實現三維堆疊。
SoIC技術的出現表明未來的芯片能在接近相同的體積里，增加雙倍以上的性能。
展開 2.5D3D封裝
隨著 TSV 的空徑減小、深寬比增加，基于深硅刻蝕（Deep Reactive Ion Etching，DRIE）的 Bosch工藝是目前應用最廣泛工藝。反應離子刻蝕（Reactive Ion Etching，RIE）工藝是采用物理轟擊和化學反應雙重作用的刻蝕，Bosch 工藝通過刻蝕和保護兩個步驟交替進行來提高 TSV 的各向異性，保證 TSV 通孔的垂直度。
沉積絕緣層：TSV 孔內絕緣層用于實現硅村底與孔內傳輸通道的絕緣，防止 TSV通孔之間漏電和串擾。TSV 孔內絕緣層的質量將直接影響 TSV 硅轉接板的信號完整性和電源完整性，是保證 2.5D TSV 轉接板性能的關鍵工藝之一。在 TSV 孔刻蝕和深孔清洗完畢后，在 TSV 孔壁沉積絕緣材料形成孔壁介質絕緣層， 孔壁絕緣介質層需要完全覆蓋 TSV 孔的內壁和 TSV 硅轉接基板表面以達到良好的絕緣性能。TSV 孔壁絕緣介質材料選用無機介質材料，如二氧化硅、氮化硅、或二氧化硅和氮化硅構成的復合材料。
沉積阻擋層/種子層：在 2.5D TSV 中介層工藝中，一般使用銅作為 TSV 通孔內部金屬互聯材料。在電鍍銅填充 TSV 通孔前，需要在 TSV 孔內制備電鍍阻擋/種子層，一般選用 Ti、Ta、TiN、TaN 等材料。TSV 電鍍種子層起著與電鍍電極電連接并實現 TSV 孔填充的作用。
電鍍填充工藝：TSV 深孔的填充技術是 3D 集成的關鍵技術，也是難度較大的一個環節，TSV 填充效果直接關系到后續器件的電學性能和可靠性。從填充材料角度，可以填充的材料包括銅、鎢、多晶硅等，目前 電鍍銅工藝是主流的先進封裝中硅通孔填充材料。硅通孔電鍍銅工藝目前主要有大馬士革電鍍和掩模電鍍 兩種。
展開 基于ANSYS HFSS三維集成電感設計
硅通孔（Through-Silicon-Via,TSV）是實現三維多層芯片堆疊的關鍵技術，它可以為多層芯片在垂直方向提供高深寬比的互連。利用 TSV 和再分布層（Redistribution Layer, RDL）金屬實現三維結構的螺旋電感是一種新的選擇，它可以利用芯片的垂直方向，占用較小芯片面積以取得更高的電感密度。本文基于 TSV 的三維集成電感的結構特點和主要結構參數，利用電磁仿真軟件 ANSYS HFSS，研究分析了各工藝參數和設計參數對集成電感的感值、品質因數以及自諧振頻率等的影響，為三維集成電感的設計和應用提供指導。
關鍵字：ANSYS HFSS、三維集成電感、仿真、Q因子、電感值
1、三維集成電感結構和參數
圖 1.1(a)和(b)分別是三維集成電感的主視圖和側視圖。基于 TSV 的三維集成電感的螺旋導體結構由硅通孔（TSV）和金屬再分布層（RDL）構成，形似螺線管，線圈中間添加介質，從而實現可以儲存磁能的電感器。圖中可以看出，匝數為 N的三維集成電感包含 2N 個 TSV，它們排列成一個 N 行 2 列的矩形矩陣；每一段襯底下層的 RDL 金屬連接同一行的兩個 TSV，而每一段襯底上層的 RDL 金屬連接相鄰行不同列的兩個 TSV，此外，電感的輸入輸出端口都在襯底上層 RDL。
(a) 主視圖
(b) 側視圖
圖1.1 三維集成電感截面圖和俯視圖
基于 TSV 的三維集成電感的電感值和性能由工藝參數和設計參數決定，工藝參數取決于采用的工藝制程，包括 TSV 的尺寸參數和 RDL 金屬的尺寸參數。在設計三維集成電感時，可以通過調整設計參數來得到特定電感值和特定面積的電感，設計參數包括電感匝數、TSV 排列的距離等。三維集成電感中的 TSV 呈矩陣形式分布，所有參數都在圖1.1中進行了標注。
展開 堆疊封裝的三種主要類型
3、硅穿孔（TSV）封裝
TSV是一種芯片堆疊技術，通過在硅上鉆孔來連接電路。TSV不是使用傳統的布線方法連接芯片到芯片或芯片到襯底，而是通過在芯片上鉆孔并填充導電材料(如金屬)來垂直連接芯片。雖然在與TSV堆疊時使用芯片級工藝，但在芯片正面和背面形成TSV和焊接凸起時使用晶圓級工藝。因此，TSV被歸類為晶圓級封裝技術。
使用TSV封裝的主要優點是高水平的性能和更小的封裝尺寸。如上圖所示，采用線鍵合的芯片堆疊封裝在每個堆疊芯片的側面都有導線連接。由于堆疊的芯片和連接的引腳越來越多，布線變得越來越復雜，需要更多的空間來連接它們。相比之下，采用TSV的芯片堆棧不需要復雜的布線，因此可以減小封裝尺寸。
TSV具有短的電信號傳輸路徑,這賦予TSV封裝強大的電氣性能。相反，如果使用線鍵合，信號傳輸路徑會變得更長，因為信號在到達芯片之前必須先到達基板，而且還不能在芯片中心進行布線連接。相比之下，TSV封裝允許在芯片中心鉆孔，并且可以顯著增加引腳的數量。
目前量產的將TSV應用于DRAM的存儲器產品包括HBM和3D堆疊存儲器(3DS)。前者用于圖形、網絡和高性能計算(HPC)應用，而后者主要用作DRAM內存模塊。
技術優勢：
高性能：TSV技術能夠大幅縮短信號路徑，降低信號傳輸的延遲和功耗，提升系統性能。
小型化：通過垂直堆疊和TSV互連，可以顯著減小封裝尺寸和重量，滿足電子產品小型化、輕量化的需求。
高集成度：TSV技術能夠實現多層芯片堆疊和高度集成的封裝結構，提高芯片的集成密度和系統功能。
綜上所述，DDR芯片的堆疊封裝工藝技術作為一種先進的封裝方式，在提升內存性能、集成度及降低功耗方面具有重要意義。
展開 一文看懂13種“先進封裝”技術！
基于Z軸延伸的 先進封裝技術
基于Z軸延伸的先進封裝技術主要是通過TSV進行信號延伸和互連，TSV可分為2.5D TSV和3D TSV，通過TSV技術，可以將多個芯片進行垂直堆疊并互連。
在3D TSV技術中，芯片相互靠得很近，所以延遲會更少，此外互連長度的縮短，能減少相關寄生效應，使器件以更高的頻率運行，從而轉化為性能改進，并更大程度的降低成本。
TSV技術是三維封裝的關鍵技術，包括半導體集成制造商、集成電路制造代工廠、封裝代工廠、新興技術開發商、大學與研究所以及技術聯盟等研究機構都對 TSV 的工藝進行了多方面的研發。
此外，需要讀者注意，雖然基于Z軸延伸的先進封裝技術主要是通過TSV進行信號延伸和互連，但RDL同樣是不可或缺的，例如，如果上下層芯片的TSV無法對齊時，就需要通過RDL進行局部互連。
5．CoWoS
CoWoS（Chip-on-Wafer-on-Substrate）是臺積電推出的 2.5D封裝技術，CoWoS是把芯片封裝到硅轉接板（中介層）上，并使用硅轉接板上的高密度布線進行互連，然后再安裝在封裝基板上，如下圖所示。
CoWoS和前面講到的InFO都來自臺積電，CoWoS有硅轉接板Silicon Interposer，InFO則沒有。CoWoS針對高端市場，連線數量和封裝尺寸都比較大。InFO針對性價比市場，封裝尺寸較小，連線數量也比較少。
臺積電2012年就開始量產CoWoS，通過該技術把多顆芯片封裝到一起，通過Silicon Interposer高密度互連，達到了封裝體積小，性能高、功耗低，引腳少的效果。
展開 Fluent中模型設置和數據的復用
方法 3：利用TSV文件
TSV文件是文本文件，記錄了模型中某類特定對象的設置信息。TSV文件支持的對象包括：
Cell zone condition
Boudary condition
Named expression
Report definition
Graphics（每個子項為一類對象）
XY plot
Scene
TSV文件僅能記錄一類特定對象的設置信息，若有多個類型的對象需要復用，則需要使用多個TSV文件。
step 1：在模型A中，右鍵點擊特定對象，并輸出TSV文件
step 2：在模型B中，右鍵點擊特定對象，并讀取TSV文件
注意事項 1：若模型A和模型B的命名不一致，則無法復用命名不一致對象的設置，命令行中會出現如圖類似的提示信息
注意事項 2：通過TSV文件僅能傳遞模型B中可設置的內容。例如模型B中沒有開啟能量方程，則模型A中的熱邊界條件設置無法通過TSV文件傳遞給模型B
注意事項 3：若模型A、模型B的單位制不同，會自動進行單位轉換。例如模型A的速度單位為cm/s，模型B的速度單位為km/h，則模型A的入口速度50 cm/s，傳遞給模型B后顯示為1.8 km/h
方法 4：跨窗口拖拉
若同時打開模型A和模型B，則可通過跨窗口拖拉的方法，實現設置的復用。可復用的范圍同TSV文件的設置復用范圍。跨窗口拖拉不需要模型A和模型B的命名一致。
展開 
“電子集成技術”全面解析
硅中介層有TSV的集成是最常見的一種2.5D集成技術，芯片通常通過MicroBump和中介層相連接，作為中介層的硅基板采用Bump和基板相連，硅基板表面通過RDL布線，TSV作為硅基板上下表面電氣連接的通道，這種2.5D集成適合芯片規模比較大，引腳密度高的情況，芯片一般以FlipChip形式安裝在硅基板上。
有TSV的2.5D集成示意圖
硅中介層無TSV的2.5D集成的結構一般如下圖所示，有一顆面積較大的裸芯片直接安裝在基板上，該芯片和基板的連接可以采用Bond Wire或者Flip Chip兩種方式，大芯片上方由于面積較大，可以安裝多個較小的裸芯片，但小芯片無法直接連接到基板，所以需要插入一塊中介層（Interposer），在中介層上方安裝多個裸芯片，中介層上有RDL布線，可將芯片的信號引出到中介層的邊沿，然后通過Bond Wire連接到基板。這類中介層通常不需要TSV，只需要通過Interposer上表面的布線進行電氣互連，Interposer采用Bond Wire和封裝基板連接。
無TSV的2.5D集成示意圖
現在，EDA工具對2.5D集成有了很好的支持，下圖所示為Mentor (Siemens EDA) 中實現的2.5D集成設計。
Siemens EDA中實現的2.5D集成設計
3D 集成
3D集成和2.5D集成的主要區別在于：2.5D集成是在中介層Interposer上進行布線和打孔，而3D集成是直接在芯片上打孔（TSV）和布線（RDL），電氣連接上下層芯片。
物理結構：所有芯片和無源器件均位于XY平面上方，芯片堆疊在一起，在XY平面的上方有穿過芯片的TSV，在XY平面的下方有基板的布線和過孔。
展開 長江存儲64層 3D Xtacking NAND的秘密
圖11，穿過存儲陣列的硅通孔
上圖11展示了其TSV，盡管他們稱所有存儲陣列區域的為TACs（through array contacts)，和大部分邊緣區域的為TSC（through-si contacts )。FMS2018上YMTC展示的圖像中，我們可以看到TACs從內存芯片的第一金屬層延伸到陣列堆疊和基板硅(源板)，與我們在第一張SEM圖像中看到的鋁層連接，可能是通過一個重布線層。CSL接觸被標記為ACS -我們對這個縮寫詞的猜測是“array contact slit”。
TACs位于內存數組或大多數數組邊緣(就在數組旁邊)中，因此這似乎消除了TSV正好位于鍵合墊位置的可能性，而且它們的密度顯然更高。在TSV Si蝕刻和氧化物間隔層沉積后向TSV(或TSC)孔內填充鎢，然后進行鎢回蝕刻。
以上似乎是我們目前為止對該部分所能得出的結論的極限。展望未來，YMTC在4月13日宣布了一個1.33 Tb, 128層，4層單元芯片。現在YMTC已經擁有了TSV和晶片鍵合技術，那么在未來，我們是否可以看到堆疊的芯片為我們提供500層甚至1000層的存儲設備呢?
展開 干貨 | “電子集成技術”全面解析
2.5D集成的關鍵在于中介層Interposer，一般會有幾種情況，1）中介層是否采用硅轉接板，2）中介層是否采用TSV，3）采用其他類型的材質的轉接板；在硅轉接板上，我們將穿越中介層的過孔稱之為TSV，對于玻璃轉接板，我們稱之為TGV。
硅中介層有TSV的集成是最常見的一種2.5D集成技術，芯片通常通過MicroBump和中介層相連接，作為中介層的硅基板采用Bump和基板相連，硅基板表面通過RDL布線，TSV作為硅基板上下表面電氣連接的通道，這種2.5D集成適合芯片規模比較大，引腳密度高的情況，芯片一般以FlipChip形式安裝在硅基板上。
有TSV的2.5D集成示意圖
硅中介層無TSV的2.5D集成的結構一般如下圖所示，有一顆面積較大的裸芯片直接安裝在基板上，該芯片和基板的連接可以采用Bond Wire或者Flip Chip兩種方式，大芯片上方由于面積較大，可以安裝多個較小的裸芯片，但小芯片無法直接連接到基板，所以需要插入一塊中介層（Interposer），在中介層上方安裝多個裸芯片，中介層上有RDL布線，可將芯片的信號引出到中介層的邊沿，然后通過Bond Wire連接到基板。這類中介層通常不需要TSV，只需要通過Interposer上表面的布線進行電氣互連，Interposer采用Bond Wire和封裝基板連接。
展開 干貨 | 2.5D和3D集成有何不同？看完這篇你就懂了
硅中介層有TSV的集成是最常見的一種2.5D集成技術，芯片通常通過MicroBump和中介層相連接，作為中介層的硅基板采用Bump和基板相連，硅基板表面通過RDL布線，TSV作為硅基板上下表面電氣連接的通道，這種2.5D集成適合芯片規模比較大，引腳密度高的情況，芯片一般以FlipChip形式安裝在硅基板上。
有TSV的2.5D集成示意圖
硅中介層無TSV的2.5D集成的結構一般如下圖所示，有一顆面積較大的裸芯片直接安裝在基板上，該芯片和基板的連接可以采用Bond Wire或者Flip Chip兩種方式，大芯片上方由于面積較大，可以安裝多個較小的裸芯片，但小芯片無法直接連接到基板，所以需要插入一塊中介層（Interposer），在中介層上方安裝多個裸芯片，中介層上有RDL布線，可將芯片的信號引出到中介層的邊沿，然后通過Bond Wire連接到基板。這類中介層通常不需要TSV，只需要通過Interposer上表面的布線進行電氣互連，Interposer采用Bond Wire和封裝基板連接。
無TSV的2.5D集成示意圖
現在，EDA工具對2.5D集成有了很好的支持，下圖所示為Mentor (Siemens EDA) 中實現的2.5D集成設計。
Siemens EDA中實現的2.5D集成設計
3D 集成
3D集成和2.5D集成的主要區別在于：2.5D集成是在中介層Interposer上進行布線和打孔，而3D集成是直接在芯片上打孔（TSV）和布線（RDL），電氣連接上下層芯片。
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