2.5D芯片的案例
2.5D/3D芯片-封裝-系統(tǒng)協(xié)同仿真技術(shù)研究
并且2.5D/3D芯片目前的主要應(yīng)用場(chǎng)景包括人工智能/網(wǎng)絡(luò)通信等，其典型功耗可能高達(dá)300W，所以在實(shí)際工作過程中，功耗及散熱問題，以及熱應(yīng)力形變等問題非常突出，設(shè)計(jì)面臨的挑戰(zhàn)包括，如何有效的優(yōu)化芯片功耗，保證信號(hào)通道的傳輸速率，保證系統(tǒng)散熱能力，確保熱/結(jié)構(gòu)可靠性能力，如何通過仿真手段在初期對(duì)設(shè)計(jì)方案進(jìn)行篩選和優(yōu)化，尤其是針對(duì)2.5D/3D芯片封裝的仿真方法和流程，也是目前業(yè)界的研究熱點(diǎn)，內(nèi)容包括Interposer/TSV等結(jié)構(gòu)的性能優(yōu)化，芯片與封裝的聯(lián)合仿真，電熱耦合仿真等。本文主要介紹了 2.5D/3D芯片封裝的發(fā)展趨勢(shì)及其對(duì)傳統(tǒng)仿真方法流程的挑戰(zhàn)，并通過經(jīng)驗(yàn)總結(jié)討論了針對(duì)的2.5D/3D芯片的芯片-封裝-系統(tǒng)協(xié)同多物理場(chǎng)仿真方法。
2
2.5D/3D芯片仿真設(shè)計(jì)挑戰(zhàn)
2.1
2.5D/3D芯片先進(jìn)封裝發(fā)展趨勢(shì)
半導(dǎo)體行業(yè)最著名的一條經(jīng)驗(yàn)當(dāng)屬摩爾定律了，即集成電路上可容納的晶體管數(shù)目，約每隔18個(gè)月便增加一倍。摩爾定律在過去的50年成為半導(dǎo)體行業(yè)一直遵循的準(zhǔn)則，準(zhǔn)確預(yù)言了整個(gè)行業(yè)的技術(shù)發(fā)展。
展開 行業(yè)應(yīng)用方案 | 2.5D/3D 芯片封裝
Ansys 行業(yè)應(yīng)用方案連載（5） | 2.5D/3D 芯片封裝
隨著半導(dǎo)體工藝的不斷縮小，物理極限制約著工藝的進(jìn)一步發(fā)展。2.5D/3D IC先進(jìn)封裝技術(shù)通過堆疊2D芯片，并在3D方向進(jìn)行連接，有望進(jìn)一步提升芯片集成密度，并且顯著減小互聯(lián)延時(shí)和互聯(lián)密度，挖掘系統(tǒng)的性能潛力，系統(tǒng)的功耗也得以降低。2.5D/3D IC封裝提供了比以往都要靈活的方法，把不同技術(shù)的集成電路進(jìn)一步集成，如存儲(chǔ)器和邏輯電路、射頻（RF）和混合信號(hào)組件、光電子器件等，為實(shí)現(xiàn)小而強(qiáng)大的系統(tǒng)提供了新方向。
2.5D/3D IC封裝提供更高集成度的同時(shí)，也引入了非常多的挑戰(zhàn)。布線尺寸的減小增加了互連線之間的干擾，芯片間距的縮小增加了相互干擾，發(fā)熱將會(huì)成為約束系統(tǒng)的關(guān)鍵問題，必須對(duì)熱進(jìn)行合理的規(guī)劃和管理，多芯片的堆疊也增加了應(yīng)力開裂的風(fēng)險(xiǎn)。Ansys CPS Platform提供了從芯片，封裝，PCB，系統(tǒng)級(jí)的多物理層耦合的仿真平臺(tái)，覆蓋電磁，電熱，應(yīng)力多個(gè)學(xué)科。Ansys成熟的解決方案，成熟的工具配套，廣泛的用戶群體，為2.5D/3D IC的產(chǎn)品設(shè)計(jì)提供了強(qiáng)有力的支撐。
展開 行業(yè)應(yīng)用方案 | 2.5D/3D 芯片封裝
2.5D/3D IC先進(jìn)封裝技術(shù)通過堆疊2D芯片，并在3D方向進(jìn)行連接，有望進(jìn)一步提升芯片集成密度，并且顯著減小互聯(lián)延時(shí)和互聯(lián)密度，挖掘系統(tǒng)的性能潛力，系統(tǒng)的功耗也得以降低。2.5D/3D IC封裝提供了比以往都要靈活的方法，把不同技術(shù)的集成電路進(jìn)一步集成，如存儲(chǔ)器和邏輯電路、射頻（RF）和混合信號(hào)組件、光電子器件等，為實(shí)現(xiàn)小而強(qiáng)大的系統(tǒng)提供了新方向。
2.5D/3D IC封裝提供更高集成度的同時(shí)，也引入了非常多的挑戰(zhàn)。布線尺寸的減小增加了互連線之間的干擾，芯片間距的縮小增加了相互干擾，發(fā)熱將會(huì)成為約束系統(tǒng)的關(guān)鍵問題，必須對(duì)熱進(jìn)行合理的規(guī)劃和管理，多芯片的堆疊也增加了應(yīng)力開裂的風(fēng)險(xiǎn)。Ansys CPS Platform提供了從芯片，封裝，PCB，系統(tǒng)級(jí)的多物理層耦合的仿真平臺(tái)，覆蓋電磁，電熱，應(yīng)力多個(gè)學(xué)科。Ansys成熟的解決方案，成熟的工具配套，廣泛的用戶群體，為2.5D/3D IC的產(chǎn)品設(shè)計(jì)提供了強(qiáng)有力的支撐。
Chip-on-Wafer-on-Substrate (CoWoS) 工藝（圖片來源：wikichip）
Ansys解決方案
一、Interposer參數(shù)提取和設(shè)計(jì)優(yōu)化
Interposer作為2.5D/3D IC互聯(lián)的載體，精確的互聯(lián)參數(shù)提取是非常重要的一個(gè)環(huán)節(jié)，HFSS/SIwave可以提供多種求解器。
展開 2025大賽優(yōu)秀作品 | 2.5D/3D設(shè)計(jì)中的芯片電源網(wǎng)絡(luò)分析方案
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</figure><p class="ql-align-center"><strong>作品名稱：2.5D/3D設(shè)計(jì)中的芯片電源網(wǎng)絡(luò)分析方案</strong></p><p class="ql-align-center"><strong>作者： 丁萍 | 深圳市中興微電子技術(shù)有限公司 工程師</strong></p><p class="ql-align-center"><strong><em>關(guān)鍵詞：</em></strong><em>2.5DIC, silicon bridge, power integrity</em></p><p><strong>作者說</strong></p><p>RedHawk-SC 和 RedHawk-SC Electrothermal 的聯(lián)合使用，具備在項(xiàng)目早期快速迭代的功能，提高迭代效率。早期采用RedHawk-SC進(jìn)行基于die 的floorplan電源規(guī)劃 + 封裝互聯(lián)的分析，可以看到早期的電源策略問題，提前發(fā)現(xiàn)供電問題，從而實(shí)現(xiàn)修復(fù)/更改，從而以最少的設(shè)計(jì)努力減少供電風(fēng)險(xiǎn)。
展開 
Ansys Innovation大會(huì)分會(huì)場(chǎng) | 芯片半導(dǎo)體
芯片半導(dǎo)體分會(huì)場(chǎng)：實(shí)現(xiàn)從芯片到系統(tǒng)成功
近年，從移動(dòng)、5G、汽車、AI/ML計(jì)算架構(gòu)、云端技術(shù)到航空航天行業(yè)，從芯片到系統(tǒng)設(shè)計(jì)的各個(gè)環(huán)節(jié)，一切都在歷經(jīng)日新月異的變化，并推動(dòng)半導(dǎo)體產(chǎn)業(yè)的復(fù)興。最新芯片工藝技術(shù)推動(dòng)了摩爾定律和超越摩爾定律的發(fā)展，尤其是研發(fā)成本高昂的亞10納米級(jí)技術(shù)和2.5D/3D IC堆棧，它們正在推動(dòng)向多物理仿真簽核時(shí)代的快速轉(zhuǎn)型。
本次Ansys Innovation大會(huì)18大分會(huì)場(chǎng)專題中也將涵蓋11場(chǎng)來自芯片半導(dǎo)體分會(huì)場(chǎng)的主題內(nèi)容，針對(duì)上述發(fā)展趨勢(shì)，本次Ansys用戶大會(huì)半導(dǎo)體技術(shù)專場(chǎng)準(zhǔn)備了十幾場(chǎng)專題討論，邀請(qǐng)了行業(yè)專家和客戶針對(duì)先進(jìn)半導(dǎo)體工藝，2.5D/3D IC 功耗、電源噪聲、信號(hào)完整性、電磁以及可靠性等多物理仿真問題進(jìn)行經(jīng)驗(yàn)分享和探討，相關(guān)資料也可在主題中查看并下載。
誠(chéng)邀大家聆聽主題專家、客戶的精彩分享，了解即將來臨的挑戰(zhàn)以及Ansys半導(dǎo)體多物理仿真方案如何幫助您實(shí)現(xiàn)芯片到系統(tǒng)的成功。歡迎報(bào)名！
展開 2.5DIC硅中介電源完整性和可靠性簽核挑戰(zhàn)和解決方案【8月19日直播】
2.5DIC 硅中介電源是 2.5D 集成芯片（2.5DIC）技術(shù)中，通過硅中介層為堆疊或并排集成的各種芯片提供電源分配、傳輸和管理的系統(tǒng)。在 2.5D 集成芯片（2.5DIC）中，硅中介層（Silicon Interposer）作為異構(gòu)芯片（如邏輯芯片、存儲(chǔ)芯片、加速器等）的 “互連樞紐”，其電源完整性（Power Integrity, PI） 和可靠性（Reliability） 是決定系統(tǒng)性能、穩(wěn)定性和壽命的核心因素。電源完整性確保電源在傳輸和分配過程中滿足芯片的電壓精度和噪聲要求；可靠性則保障電源系統(tǒng)在長(zhǎng)期工作中抵御物理、化學(xué)或熱應(yīng)力導(dǎo)致的失效。
8月19日，Ansys官方策劃的研討會(huì)『2.5DIC硅中介電源完整性和可靠性簽核挑戰(zhàn)和解決方案』講解一種全新的仿真工作流程，下滑預(yù)約學(xué)習(xí)??
時(shí)間：8月19日（星期二），16：00-17：00
內(nèi)容簡(jiǎn)介：在缺少系統(tǒng)級(jí)芯片（SOC）數(shù)據(jù)的前提下，對(duì)中介層進(jìn)行獨(dú)立仿真變得非常棘手和挑戰(zhàn)。在沒有系統(tǒng)級(jí)芯片（SOC）數(shù)據(jù)的情況下，通過對(duì)電網(wǎng)的穩(wěn)健性檢查、層壓降分析、電遷移（EM）評(píng)估以及抗靜電放電（ESD）和電流密度檢查，來確保僅中介層設(shè)計(jì)的簽收安全性，并提高設(shè)計(jì)簽收效率。基于這些挑戰(zhàn)，我們提出了全新的仿真工作流程。
講師：
王曉東 | Ansys主任應(yīng)用工程師
負(fù)責(zé)RedHawk/RedHawk_SC/RedHawk_SC_Electrothermal等產(chǎn)品的售前和售后技術(shù)支持，專注于Multi-physics，2.5D/3DIC 電源完整性分析，熱分析，以及應(yīng)力分析等聯(lián)合仿真解決方案領(lǐng)域。
展開 摩爾定律之推動(dòng)半導(dǎo)體設(shè)計(jì)的四大引擎
通過將幾乎所有的手機(jī)數(shù)字和模擬功能整合到同一塊巨大的芯片上，手機(jī)處理器堪稱近乎完美的SoC典范。但是，目前行業(yè)領(lǐng)先的集成電路（IC）正在突破芯片尺寸的上限，而芯片尺寸卻受限于制造設(shè)備的光掩模尺寸。事實(shí)證明，這一技術(shù)很難改善，而且多年來發(fā)展速度緩慢。然而來自市場(chǎng)的壓力有增無減，用戶需要具有更大集成內(nèi)存、更強(qiáng)數(shù)字邏輯和更多模擬/混合信號(hào)電路的更大尺寸、更強(qiáng)功能的電子系統(tǒng)。
為應(yīng)對(duì)這種壓力，3D和2.5D多裸片芯片裝配體（通常被稱為3D-IC）應(yīng)運(yùn)而生。3D-IC的關(guān)鍵技術(shù)突破在于，它可以利用高速、低功耗互連技術(shù)將系統(tǒng)擴(kuò)展到多個(gè)緊密組裝在一起且互連的較小型芯片上。3D-IC無需在單個(gè)SoC上集成整個(gè)系統(tǒng)，而是將其分布到多個(gè)芯片上。它不僅能夠使摩爾定律突破光掩模尺寸的障礙，而且通過縮小單個(gè)芯片的尺寸來提高產(chǎn)量，同時(shí)還能加入針對(duì)各功能進(jìn)行優(yōu)化的不同工藝技術(shù)。
推動(dòng)半導(dǎo)體設(shè)計(jì)的四大引擎
然而，前進(jìn)的道路上并非沒有任何挑戰(zhàn)，我們看到設(shè)計(jì)公司都在做出巨大努力來適應(yīng)趨勢(shì)，并認(rèn)真考慮以下四種技術(shù)和市場(chǎng)驅(qū)動(dòng)因素：
確保電子系統(tǒng)可靠高效的并行多物理場(chǎng)分析需求
芯片和系統(tǒng)之間逐漸模糊的界限
與眾多設(shè)計(jì)平臺(tái)實(shí)現(xiàn)互操作的開放、包容性多物理場(chǎng)平臺(tái)需求
超大規(guī)模公司和系統(tǒng)公司對(duì)定制芯片的需求及其價(jià)值
芯片和系統(tǒng)設(shè)計(jì)的模糊界限
3D-IC的出現(xiàn)為芯片中的可實(shí)現(xiàn)解決方案開辟了新的視野。但它也促使幾十年來一直并存的兩種不同技術(shù)市場(chǎng)實(shí)現(xiàn)了更緊密的融合：IC設(shè)計(jì)和印刷電路板（PCB）設(shè)計(jì)。這兩大市場(chǎng)使用的工具、數(shù)據(jù)格式、制造后端、計(jì)算和幾何規(guī)模以及關(guān)注的物理問題都大相徑庭。
展開 Ansys RaptorH憑2.5D/3D集成電路和系統(tǒng)領(lǐng)域抗電磁效應(yīng)獲三星Foundry認(rèn)證
Ansys與三星的深入合作將加速AI、高性能計(jì)算和5G半導(dǎo)體設(shè)計(jì)的2.5D/3D IC驗(yàn)證
Ansys? RaptorH?電磁（EM）仿真解決方案已通過三星Foundry的認(rèn)證，該解決方案用于研發(fā)高級(jí)片上系統(tǒng)（SoC）和2.5維/三維集成電路（2.5D/3D-IC）。此次認(rèn)證使得Ansys能夠幫助三星設(shè)計(jì)人員及三星Foundry客戶在采用三星新的簽核流程時(shí)更準(zhǔn)確地分析并降低電磁效應(yīng)帶來的風(fēng)險(xiǎn)，從而大幅加速先進(jìn)人工智能（AI）、高性能計(jì)算（HPC）以及5G半導(dǎo)體設(shè)計(jì)的發(fā)展。
三星的一系列高級(jí)納米硅和2.5D/3D-IC技術(shù)需要一種驗(yàn)證電磁干擾的簽核方法，避免其影響到復(fù)雜的多芯片裝配體，而傳統(tǒng)工具在設(shè)計(jì)上難以滿足這一要求。工程師需要高容量電磁分析工具來準(zhǔn)確建模超大型SoC和2.5D/3D裝配體的信號(hào)完整性，這些裝配體能以極高的數(shù)據(jù)速率處理信號(hào)。2.5D/3D-IC中信號(hào)之間難以量化的相互作用是關(guān)鍵故障點(diǎn)，限制了新技術(shù)的推廣。
將Ansys? HFSS?的高保真度高頻電磁求解器與Ansys? RaptorX?的高速魯棒性架構(gòu)結(jié)合之后，RaptorH高度集成的分析解決方案有助于三星設(shè)計(jì)師對(duì)電磁現(xiàn)象建模，提高其2.5D/3D芯片裝配體中的頻率，同時(shí)確保寄生效應(yīng)不會(huì)影響系統(tǒng)。這將推動(dòng)這些新型封裝技術(shù)更快地進(jìn)入主流生產(chǎn)，并大幅降低風(fēng)險(xiǎn)。
展開 3D芯片的三種方法
另一個(gè)是芯片已經(jīng)達(dá)到了它們的尺寸極限。光刻工具只能圖案化大約 850 平方毫米的區(qū)域，這大約是頂級(jí) Nvidia GPU 的大小。
幾年來，片上系統(tǒng)的開發(fā)人員已經(jīng)開始將他們?cè)絹碓酱蟮脑O(shè)計(jì)分解成更小的小芯片，并將它們?cè)谕粋€(gè)封裝內(nèi)鏈接在一起，以有效增加硅面積及其他優(yōu)勢(shì)。在 CPU 中，這些鏈接大多是所謂的 2.5D，其中小芯片彼此并排設(shè)置，并使用短而密集的互連連接。由于大多數(shù)主要制造商已就 2.5D 小芯片到小芯片通信標(biāo)準(zhǔn)達(dá)成一致，這種集成的勢(shì)頭可能只會(huì)增長(zhǎng)。
但是，要像在同一個(gè)芯片上一樣將真正大量的數(shù)據(jù)傳輸出去，您需要更短、更密集的連接，而這只能通過將一個(gè)芯片堆疊在另一個(gè)芯片上來實(shí)現(xiàn)。面對(duì)面連接兩個(gè)芯片可能意味著每平方毫米有數(shù)千個(gè)連接。
它需要大量的創(chuàng)新才能使其發(fā)揮作用。工程師必須弄清楚如何防止堆棧中一個(gè)芯片的熱量殺死另一個(gè)芯片，決定哪些功能應(yīng)該去哪里以及應(yīng)該如何制造，防止偶爾出現(xiàn)的壞小芯片導(dǎo)致大量昂貴的啞系統(tǒng)，并處理隨之而來的是一次解決所有這些問題的復(fù)雜性。
以下是三個(gè)示例，從相當(dāng)簡(jiǎn)單到令人困惑的復(fù)雜，展示了 3D 堆疊現(xiàn)在的位置：
AMD 的 Zen 3
AMD 的 3D V-Cache 技術(shù)將一個(gè) 64 兆字節(jié)的 SRAM 緩存 [紅色] 和兩個(gè)空白結(jié)構(gòu)小芯片連接到 Zen 3 計(jì)算小芯片上。
長(zhǎng)期以來，PC 都提供了添加更多內(nèi)存的選項(xiàng)，從而為超大型應(yīng)用程序和數(shù)據(jù)繁重的工作提供更快的速度。
展開 報(bào)名 | Ansys 2022 R1 SIPI新功能
2月23日，Ansys 2022 R1新品發(fā)布系列中將上線『Ansys 2022 R1 SIPI新功能』網(wǎng)絡(luò)研討會(huì)，歡迎廣大信號(hào)完整性、電源完整性工程師和PCB設(shè)計(jì)工程師預(yù)約本次活動(dòng)。
時(shí)間
2月23日（星期三），16:00-17:00
講師介紹
侯明剛 | Ansys主任工程師
哈爾濱工業(yè)大學(xué)自控專業(yè)，在控制系統(tǒng)、高速互連和電磁干擾領(lǐng)域擁有十多年從業(yè)經(jīng)驗(yàn)，擁有大量使用仿真軟件解決工程設(shè)計(jì)問題的實(shí)戰(zhàn)經(jīng)驗(yàn)。目前負(fù)責(zé)Ansys芯片-封裝/電路板-系統(tǒng)（CPS）協(xié)同仿真設(shè)計(jì)解決方案，通過芯片到系統(tǒng)的電、熱、力多物理耦合分析，全面提升電子產(chǎn)品設(shè)計(jì)可靠性。
展開 盤點(diǎn)2020三維封裝技術(shù)創(chuàng)新發(fā)展！
帶有TSV的硅基無源平臺(tái)被稱作TSV轉(zhuǎn)接板（Interposer），應(yīng)用TSV轉(zhuǎn)接板的封裝結(jié)構(gòu)稱為2.5D Interposer。在2.5D Interposer封裝中，若干個(gè)芯片并排排列在Interposer上，通過Interposer上的TSV結(jié)構(gòu)、再分布層（Redistribution Layer，RDL）、微凸點(diǎn)（Bump）等，實(shí)現(xiàn)芯片與芯片、芯片與封裝基板間更高密度的互連。其特征是正面有多層細(xì)節(jié)距再布線層，細(xì)節(jié)距微凸點(diǎn)，主流TSV深寬比達(dá)到10:1，厚度約為100μm。
臺(tái)積電2008年底成立集成互連與封裝技術(shù)整合部門，2009年開始戰(zhàn)略布局三維集成電路（3D IC）系統(tǒng)整合平臺(tái)。2010年開始2.5D Interposer的研發(fā)，2011年推出2.5D Interposer技術(shù)CoWoS（Chip on Wafer on Substrate）。第一代CoWoS采用65納米工藝，線寬可以達(dá)到0.25μm，實(shí)現(xiàn)4層布線，為FPGA、GPU等高性能產(chǎn)品的集成提供解決方案。賽靈思（Xilinx）型號(hào)為“Virtex-7 2000T FPGA”的產(chǎn)品是最具代表性的CoWoS產(chǎn)品之一。
圖3 賽靈思Virtex-7 2000T FPGA結(jié)構(gòu)示意圖
如圖3所示，基于2.5D轉(zhuǎn)接板技術(shù)的Virtex-7 2000T FPGA產(chǎn)品將四個(gè)不同的28nm工藝的FPGA芯片，實(shí)現(xiàn)了在無源硅中介層上并排互聯(lián)，同時(shí)結(jié)合微凸點(diǎn)工藝以及TSV技術(shù)，構(gòu)建了比其他同類型組件容量多出兩倍且相當(dāng)于容量達(dá)2000萬門ASIC的可編程邏輯器件，實(shí)現(xiàn)了單顆28nm FPGA邏輯容量，超越了摩爾定律限制。賽靈思借助臺(tái)積電（TSMC）的2.5D-TSV轉(zhuǎn)接板技術(shù)平臺(tái)在2011年實(shí)現(xiàn)小批量供貨。
展開 
“電子集成技術(shù)”全面解析
硅中介層有TSV的集成是最常見的一種2.5D集成技術(shù)，芯片通常通過MicroBump和中介層相連接，作為中介層的硅基板采用Bump和基板相連，硅基板表面通過RDL布線，TSV作為硅基板上下表面電氣連接的通道，這種2.5D集成適合芯片規(guī)模比較大，引腳密度高的情況，芯片一般以FlipChip形式安裝在硅基板上。
有TSV的2.5D集成示意圖
硅中介層無TSV的2.5D集成的結(jié)構(gòu)一般如下圖所示，有一顆面積較大的裸芯片直接安裝在基板上，該芯片和基板的連接可以采用Bond Wire或者Flip Chip兩種方式，大芯片上方由于面積較大，可以安裝多個(gè)較小的裸芯片，但小芯片無法直接連接到基板，所以需要插入一塊中介層（Interposer），在中介層上方安裝多個(gè)裸芯片，中介層上有RDL布線，可將芯片的信號(hào)引出到中介層的邊沿，然后通過Bond Wire連接到基板。這類中介層通常不需要TSV，只需要通過Interposer上表面的布線進(jìn)行電氣互連，Interposer采用Bond Wire和封裝基板連接。
無TSV的2.5D集成示意圖
現(xiàn)在，EDA工具對(duì)2.5D集成有了很好的支持，下圖所示為Mentor (Siemens EDA) 中實(shí)現(xiàn)的2.5D集成設(shè)計(jì)。
Siemens EDA中實(shí)現(xiàn)的2.5D集成設(shè)計(jì)
3D 集成
3D集成和2.5D集成的主要區(qū)別在于：2.5D集成是在中介層Interposer上進(jìn)行布線和打孔，而3D集成是直接在芯片上打孔（TSV）和布線（RDL），電氣連接上下層芯片。
物理結(jié)構(gòu)：所有芯片和無源器件均位于XY平面上方，芯片堆疊在一起，在XY平面的上方有穿過芯片的TSV，在XY平面的下方有基板的布線和過孔。
展開 摩爾定律之推動(dòng)半導(dǎo)體設(shè)計(jì)的四大引擎
通過將幾乎所有的手機(jī)數(shù)字和模擬功能整合到同一塊巨大的芯片上，手機(jī)處理器堪稱近乎完美的SoC典范。但是，目前行業(yè)領(lǐng)先的集成電路（IC）正在突破芯片尺寸的上限，而芯片尺寸卻受限于制造設(shè)備的光掩模尺寸。事實(shí)證明，這一技術(shù)很難改善，而且多年來發(fā)展速度緩慢。然而來自市場(chǎng)的壓力有增無減，用戶需要具有更大集成內(nèi)存、更強(qiáng)數(shù)字邏輯和更多模擬/混合信號(hào)電路的更大尺寸、更強(qiáng)功能的電子系統(tǒng)。
為應(yīng)對(duì)這種壓力，3D和2.5D多裸片芯片裝配體（通常被稱為3D-IC）應(yīng)運(yùn)而生。3D-IC的關(guān)鍵技術(shù)突破在于，它可以利用高速、低功耗互連技術(shù)將系統(tǒng)擴(kuò)展到多個(gè)緊密組裝在一起且互連的較小型芯片上。3D-IC無需在單個(gè)SoC上集成整個(gè)系統(tǒng)，而是將其分布到多個(gè)芯片上。它不僅能夠使摩爾定律突破光掩模尺寸的障礙，而且通過縮小單個(gè)芯片的尺寸來提高產(chǎn)量，同時(shí)還能加入針對(duì)各功能進(jìn)行優(yōu)化的不同工藝技術(shù)。
展開 Ansys攜手臺(tái)積電推出面向3D-IC設(shè)計(jì)的熱分析解決方案
Ansys與臺(tái)積電還合作運(yùn)用Ansys RedHawk-SC Electrothermal?開發(fā)了一種高容量層次化熱解決方案，以高保真結(jié)果分析完整的芯片-封裝-系統(tǒng)。最近，在2021年10月26日舉辦的臺(tái)積電2021開放創(chuàng)新平臺(tái)?（OIP）生態(tài)系統(tǒng)論壇上，發(fā)表了一篇關(guān)于該解決方案的Ansys論文，題為《高級(jí)3DIC系統(tǒng)的綜合分層熱解決方案》。
Ansys? Icepak?熱仿真顯示了芯片、其系統(tǒng)環(huán)境和冷卻氣流之間的熱流情況
臺(tái)積電與Ansys的深化合作進(jìn)一步擴(kuò)展了Ansys RedHawk系列產(chǎn)品的應(yīng)用，將RedHawk-SC?用于TSMC-SoIC?技術(shù)的電遷移和壓降（EM/IR）簽核。TSMC-SoIC?技術(shù)是3DFabric系列中最綜合全面的芯片堆疊技術(shù)。
臺(tái)積電設(shè)計(jì)架構(gòu)管理事業(yè)部副總裁Suk Lee表示：“我們與OIP生態(tài)系統(tǒng)合作伙伴密切合作，運(yùn)用臺(tái)積電先進(jìn)工藝和3DFabric技術(shù)在功耗、性能和面積方面實(shí)現(xiàn)的大幅改進(jìn)，為新一代設(shè)計(jì)提供解決方案。此次與Ansys的合作為全芯片與封裝分析提供了熱解決方案流程，這對(duì)我們的客戶來說意義重大。”
Ansys Icepak是一款使用計(jì)算流體動(dòng)力學(xué)（CFD）來仿真電子裝配的氣流、熱流、溫度和冷卻的仿真軟件產(chǎn)品。Ansys RedHawk-SC Electrothermal是一款用于求解2.5D/3D多芯片IC系統(tǒng)的多物理場(chǎng)電源完整性、信號(hào)完整性和熱方程的仿真軟件產(chǎn)品。Ansys RedHawk-SC是一款用于半導(dǎo)體設(shè)計(jì)的電源完整性和可靠性分析工具，經(jīng)臺(tái)積電認(rèn)證，可對(duì)所有FinFET工藝節(jié)點(diǎn)（包括最新的4nm和3nm）進(jìn)行簽核。
展開 干貨 | 2.5D和3D集成有何不同？看完這篇你就懂了
硅中介層有TSV的集成是最常見的一種2.5D集成技術(shù)，芯片通常通過MicroBump和中介層相連接，作為中介層的硅基板采用Bump和基板相連，硅基板表面通過RDL布線，TSV作為硅基板上下表面電氣連接的通道，這種2.5D集成適合芯片規(guī)模比較大，引腳密度高的情況，芯片一般以FlipChip形式安裝在硅基板上。
有TSV的2.5D集成示意圖
硅中介層無TSV的2.5D集成的結(jié)構(gòu)一般如下圖所示，有一顆面積較大的裸芯片直接安裝在基板上，該芯片和基板的連接可以采用Bond Wire或者Flip Chip兩種方式，大芯片上方由于面積較大，可以安裝多個(gè)較小的裸芯片，但小芯片無法直接連接到基板，所以需要插入一塊中介層（Interposer），在中介層上方安裝多個(gè)裸芯片，中介層上有RDL布線，可將芯片的信號(hào)引出到中介層的邊沿，然后通過Bond Wire連接到基板。這類中介層通常不需要TSV，只需要通過Interposer上表面的布線進(jìn)行電氣互連，Interposer采用Bond Wire和封裝基板連接。
無TSV的2.5D集成示意圖
現(xiàn)在，EDA工具對(duì)2.5D集成有了很好的支持，下圖所示為Mentor (Siemens EDA) 中實(shí)現(xiàn)的2.5D集成設(shè)計(jì)。
Siemens EDA中實(shí)現(xiàn)的2.5D集成設(shè)計(jì)
3D 集成
3D集成和2.5D集成的主要區(qū)別在于：2.5D集成是在中介層Interposer上進(jìn)行布線和打孔，而3D集成是直接在芯片上打孔（TSV）和布線（RDL），電氣連接上下層芯片。
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