混合鍵合的案例
混合鍵合，未來的主角！
1986年，IBM和東芝在研究中發現了熔融鍵合，當硅晶圓被鏡面拋光后，即使在室溫下不借助其他粘合介質也可通過范德華力互相吸引發生鍵合，這也是硅-硅直接鍵合的開端。之后的數年里，用于SOI，MEMS以及III-V族化合物的熔融鍵合技術被相繼發表。90年代后，使用等離子處理晶圓表面的常溫鍵合+低溫退火和高真空下的無需退火的熔融鍵合技術也相繼被開發出來。
2016年，索尼首次利用銅-二氧化硅混合鍵合生產圖像傳感器。這一始于80年代中期的構想，在經歷了十數年的研究后終于成為了現實，為產業界所接受。
Source: Handbook of Wafer Bonding, Chap.15
通過晶圓鍵合的方式實現的三維互聯的方式有許多，但如同上圖中(a)所式的熔融鍵合方案和(d)所示的混合鍵合方案，更適合先進的CMOS工藝。
金屬熱壓鍵合(c)需要使用極高的壓力(10-100kN)，甚至類似陽極鍵合還會使用高壓電場，對于CMOS的工藝兼容性其實不是那么得友好，容易破壞其前道的金屬圖形，因此僅需要常溫鍵合+低溫退火的熔融鍵合和混合鍵合(d)便因其與CMOS良好的工藝兼容性，得到了越來越多的青睞。
熔融鍵合也并非生來就如此溫和，從早期需要1000℃高溫進行數小時退火的工藝條件，發展到只需要常壓等離子表面活化后常溫鍵合之后，在不足400℃的條件下退火，甚至在超高真空下使用等離子表面活化后無需退火，為其強大的CMOS工藝兼容性提供了保障。
展開 詳解四大芯片互連技術
然而，與其他鍵合技術一樣，混合鍵合仍然需要克服挑戰。為了確保穩定的質量，必須在納米尺度上改進顆?？刂?，而控制粘合層的平整度仍然是一個主要障礙。同時，SK海力士計劃使用最高功率的封裝解決方案來開發混合鍵合，以便將其應用于未來的HBM產品。
利用 SK 海力士的混合鍵合推進封裝技術
雖然SK海力士目前正在開發混合鍵合，以應用于其即將推出的高密度、高堆疊HBM產品，但該公司此前已在2022年成功為HBM2E采用混合鍵合堆疊八層，同時完成電氣測試并確?；究煽啃?。這是一項重大壯舉，因為迄今為止大多數混合鍵合都是通過單層鍵合或兩個芯片面對面堆疊來完成的。對于 HBM2E，SK 海力士成功堆疊了 1 個基礎芯片和 8 個 DRAM 芯片。
混合鍵合是封裝行業中最受關注和關注的鍵合技術。集成器件制造商、代工廠以及任何能夠生產先進封裝的公司都專注于混合鍵合。如上所述，盡管該技術具有眾多優勢，但仍有很長的路要走。通過其領先的 HBM技術，SK海力士將開發除混合鍵合之外的各種封裝技術，以幫助封裝技術和平臺解決方案達到前所未有的水平。
編譯自：eetimes
作者：Ki-ill Moon，SK 海力士 PKG 技術開發主管
展開 干貨 | 一文讀懂 Intel 先進封裝技術
這就要說到 Intel 的混合鍵合技術Hybrid Bonding。
在今年 ECTC 上 Intel 發表了一篇關于混合鍵合技術的論文，這是一種在相互堆疊的芯片之間獲得更密集互連的方法，并可實現更小的外形尺寸。下圖左邊的技術，被稱為 Foveros，凸點間距是 50 微米，每平方毫米有大約 400 個凸點。對于未來， Intel 要做的是縮減到大約 10 微米的凸點間距，并達到每平方毫米 10,000 個凸點。
Hybrid Bonding 技術可以在芯片之間實現更多的互連，并帶來更低的電容，降低每個通道的功率，并讓我們朝著提供最好產品的方向發展。
下圖是傳統凸點焊接技術和Hybrid Bonding 混合鍵合技術的比較，混合鍵合技術需要新的制造、操作、清潔和測試方法。混合鍵合技術的優勢包括：有更高的電流負載能力，可擴展的間距小于1微米，并且具有更好的熱性能。
從圖中我們可以看出，傳統凸點焊接技術兩個芯片中間是帶焊料的銅柱，將它們附著在一起進行回流焊，然后進行底部填充膠。
Hybrid Bonding 混合鍵合技術與傳統的凸點焊接技術不同， 混合鍵合技術沒有突出的凸點，特別制造的電介質表面非常光滑，實際上還會有一個略微的凹陷。在室溫將兩個芯片附著在一起，再升高溫度并對它們進行退火，銅這時會膨脹，并牢固地鍵合在一起，從而形成電氣連接。
混合鍵合技術可以將互聯間距縮小到10 微米以下，可獲得更高的載流能力，更緊密的銅互聯密度，并獲得比底部填充膠更好的熱性能。當然，混合鍵合技術需要新的制造、清潔和測試方法。
為什么更小的間距會更有吸引力？
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混合鍵合技術
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如何跑步進入Chiplet時代？
在封裝中，混合鍵合用于晶圓到晶圓和芯片到晶圓的鍵合。在die-to-wafer中，兩個帶有芯片的晶圓在晶圓廠中進行加工。然后，第一晶片上的芯片被切割并使用混合鍵合鍵合到第二晶片。
圖 5：Xperi 的芯片到晶圓混合鍵合流程。資料來源：Xperi
芯片到晶圓為封裝客戶提供了更多選擇，但這是一個具有挑戰性的過程。“CMOS 圖像傳感器是通過晶圓對晶圓混合鍵合形成的，其中鍵合芯片的占位面積相似，并且兩個晶圓都具有足夠高的良率以及成熟的硅供應鏈和工藝，”Xperi產品營銷副總裁Abul Nuruzzaman 說，?！霸?2.5D 或 3D 高級封裝中，有時需要芯片到晶圓的鍵合技術。它還需要 KGD、不同的裸片尺寸以及來自不同技術節點或晶圓尺寸的裸片。切割、芯片處理和組裝必須與混合鍵合工藝兼容，這對行業來說相對較新。”
除了 Xperi，Imec、英特爾、Leti、美光、三星和臺積電也在開發銅混合鍵合工藝。
所有銅混合鍵合工藝都是相似的。首先，所需的芯片設計在晶圓廠的兩個晶圓上進行處理。然后，每個晶圓在晶圓廠中都經過一次大馬士革工藝。為此，將介電材料沉積在晶片的一側。在材料上，為晶圓上的每個裸片圖案化和蝕刻微小的通孔。
然后將銅材料沉積在硅片上。然后，化學機械拋光 (CMP) 工具拋光表面。剩下的是每個芯片的微小通孔中的銅金屬化材料。暴露的銅通孔代表焊盤。
硅片的表面必須是原始的，沒有缺陷。因此，在 CMP 之后，使用計量工具檢查表面拓撲結構是否存在缺陷。然后，將芯片切割在一個硅片上。使用晶圓鍵合機，將die堆疊并鍵合到第二個晶圓上。然后切割最終的鍵合芯片。
這是一個具有挑戰性的過程。在流動過程中，不需要的顆粒和缺陷可能會出現在模具上。顆粒會導致焊盤出現空洞。
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這就要說到 Intel 的混合鍵合技術Hybrid Bonding。
在今年 ECTC 上 Intel 發表了一篇關于混合鍵合技術的論文，這是一種在相互堆疊的芯片之間獲得更密集互連的方法，并可實現更小的外形尺寸。下圖左邊的技術，被稱為 Foveros，凸點間距是 50 微米，每平方毫米有大約 400 個凸點。對于未來， Intel 要做的是縮減到大約 10 微米的凸點間距，并達到每平方毫米 10,000 個凸點。
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下圖是傳統凸點焊接技術和Hybrid Bonding 混合鍵合技術的比較，混合鍵合技術需要新的制造、操作、清潔和測試方法。混合鍵合技術的優勢包括：有更高的電流負載能力，可擴展的間距小于1微米，并且具有更好的熱性能。
從圖中我們可以看出，傳統凸點焊接技術兩個芯片中間是帶焊料的銅柱，將它們附著在一起進行回流焊，然后進行底部填充膠。
Hybrid Bonding 混合鍵合技術與傳統的凸點焊接技術不同， 混合鍵合技術沒有突出的凸點，特別制造的電介質表面非常光滑，實際上還會有一個略微的凹陷。在室溫將兩個芯片附著在一起，再升高溫度并對它們進行退火，銅這時會膨脹，并牢固地鍵合在一起，從而形成電氣連接。
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展開 2.5D3D封裝
業界相應提出了 Hybrid Bonding 工藝，可以解決 bump 間距小于 10 微米芯片間的鍵合問題，以實現更高的互連密度，此外 Hybrid Bonding 信號丟失率幾乎可以忽略不計，在高吞吐量，高性能計算領域優勢明顯。
（圖22：微凸點和混合鍵合對比）
資料來源：AMD，國盛證券研究所
混合鍵合（Hybrid Bonding）也稱為 DBI（Direct Bond Interconnect，直接鍵合連接），Sony
最早在 CIS 中運用了混合鍵合技術，公司 2016 年將這一技術用于 Samsung Galaxy S7 的背照式 CIS
（BI-CIS）中，大幅提高了鏡頭分辨率。臺積電的 SoIC 也使用了混合鍵合，從下右圖可以看到，在高頻率下，混合鍵合的插入損耗表現大幅優于傳統 FC 鍵合方式，且凸點密度大幅提升。
（圖23：Sony BI-CIS 異質接合接點橫截面）（圖24：TSMC 系統整合芯片 SoIC 示意圖）
資料來源：Matek，國盛證券研究所資料來源：Matek，國盛證券研究所
混合鍵合中晶圓到晶圓（W2W）的工藝從晶圓加工到最終的 BEOL 互連級別開始。沉積合適的電介質（SiON、SiCN 或 SiO2），然后將其蝕刻以在下面的金屬上形成通孔。沉積阻隔層和種子層，然后鍍銅。銅 CMP 拋光覆蓋層，這樣使得后續在退火時銅膨脹時，表面微小的間隙可以被填補。緊接著清洗晶圓去除所有污染物，然后通過等離子體活化，在電介質上產生活性位點。兩個晶圓在鍵合機精確對齊， 之后在退火爐中，銅熔合在一起，進行電接觸。
展開 先進封裝：誰是贏家？誰是輸家？
英特爾計劃為 Foveros Direct 采用混合鍵合技術。
臺積電緊隨其后的是 30.5億美元的資本支出。在通過 InFO 解決方案為 UHD FO 爭取更多業務的同時，臺積電還在為 3D SoC 定義新的系統級路線圖和技術。其 CoWoS 平臺提供 RDL 或硅中介層解決方案，而其 LSI 平臺是 EMIB 的直接競爭對手。臺積電已成為高端封裝巨頭，擁有領先的前端先進節點，可以主導下一代系統級封裝。
三星擁有類似于 CoWoS-S 的 I-Cube 技術。三星是 3D 堆棧內存解決方案的領導者之一，提供 HBM 和 3DS。其 X-Cube 將使用混合鍵合互連。
ASE 估計為先進封裝投入了 20 億美元的資本支出，是最大也是唯一一個試圖與代工廠和 IDM 競爭封裝活動的 OSAT。憑借其 FoCoS 產品，ASE 也是目前唯一具有 UHD FO 解決方案的 OSAT。
其他OSAT 不具備在先進封裝競賽中與英特爾、臺積電和三星等大公司并駕齊驅的財務和前端能力。因此，他們是追隨者。
展開 智芯文庫|封裝行業正在采用新技術應對芯片散熱問題
他補充說，雖然 TIM 供應商為其材料提供熱阻值，但從芯片到封裝的熱阻，在實踐中，受組裝過程本身的影響，包括芯片和 TIM 之間的鍵合質量以及接觸區域。他指出，在受控環境中使用實際裝配工具和粘合材料進行測試對于了解實際熱性能和為客戶資格選擇最佳 TIM 至關重要。
孔洞是一個特殊的問題。“材料在封裝中的表現方式是一個相當大的挑戰。你已經掌握了粘合劑或膠水的材料特性，材料實際潤濕表面的方式會影響材料呈現的整體熱阻，即接觸電阻，”西門子的 Parry 說。“而且這在很大程度上取決于材料如何流入表面上非常小的缺陷。如果缺陷沒有被膠水填充，它代表了對熱流的額外阻力?！?以不同的方式處理熱量
芯片制造商正在擴大解決熱量限制的范圍?！叭绻銣p小芯片的尺寸，它可能是四分之一的面積，但封裝可能是一樣的。是德科技內存解決方案項目經理 Randy White 表示，由于外部封裝的鍵合線進入芯片，因此可能存在一些信號完整性差異?！半娋€更長，電感更大，所以有電氣部分。如果將芯片的面積減半，它會更快。如何在足夠小的空間內消散這么多的能量？這是另一個必須研究的關鍵參數?！?這導致了對前沿鍵合研究的大量投資，至少目前，重點似乎是混合鍵合?！叭绻矣羞@兩個芯片，并且它們之間幾乎沒有凸起，那么這些芯片之間就會有氣隙，”Rambus 的 Woo 說?！斑@不是將熱量上下移動的最佳導熱方式?？赡軙靡恍〇|西來填充氣隙，但即便如此，它還是不如直接硅接觸好。因此，混合直接鍵合是人們正在做的一件事。”
但混合鍵合成本高昂，并且可能仍僅限于高性能處理器類型的應用，臺積電是目前僅有的提供該技術的公司之一。盡管如此，將光子學結合到 CMOS 芯片或硅上 GaN 的前景仍然巨大。
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GlobalFoundries 與 Arm 合作，公開展示了多個芯片的混合鍵合，其間距比任何其他競爭對手的邏輯節點都更緊密。他們使用 5.76um 銅硅通孔 (TSV)，并且可以在兩個芯片上保持相同的時鐘域。這些小芯片是完全透明的，盡管是多個芯片，但仍充當單個芯片。
臺積電正在推動混合鍵合量產，采用 9um TSV，在 AMD CPU 上堆疊 SRAM。臺積電計劃在未來幾年推出 6um 和 4.5um。英特爾只討論其第三代 Foveros 技術的<10um 間距。在 CMOS 圖像傳感器中率先采用這項技術的索尼目前為 5um。此外，GlobalFoundries 甚至擁有帶有標準邏輯芯片的 3D 堆疊硅光子芯片，這是業內其他任何公司都無法實現的。
Lightmatter 是一家硅光子 AI 初創公司，在之前的 Hot Chips 會議上吸引了整個行業，他們利用 GlobalFoundries 的生產線進行制造——用于硅光子計算核心生產的 GlobalFoundries 代工廠 90WG 工藝，他們還利用 GlobalFoundries 的標準 14nm 代工廠工藝用于包括堆疊 SRAM 的控制 ASIC的生產。Lightmatter 然后利用 GlobalFoundries 在異構集成中領先的 3D 技術和功能來創建一個緊密集成且高效的光子學和邏輯計算堆棧。
光子芯片的使用使 Lightmatter 能夠在延遲、帶寬和功率方面實現多個數量級的優勢。一小部分功率用于傳輸數據和矩陣乘法計算，這兩者都是 AI 計算的非常大的瓶頸。
光子核心本身不是靜態元件。
展開 【展臺專訪】2021 CIAS北京華卓精科展臺專訪
激光退火設備
面向功率器件——IGBT激光退火設備
面向功率器件——SiC激光退火設備
面向先進工藝一一前道激光退火設備(DSA)
面向先進工藝一一前道激光尖峰退火設備(LSA)
混合鍵合設備
——面向CIS， 3D集成
臨時鍵合設備
——面向先進封裝、功率與化合物半導體
熱壓鍵合設備
——面向功率與化合物半導體
激光劃片設備
——面向MEMS、SiC的激光隱形切割
靜電卡盤
精密運動平臺
主要面向：半導體AOI檢測、面板顯示、電子制造、激光加工、新能源、生物檢測等行業
Micro LED | 比利時MICLEDI展示業界首款基于12吋晶圓的硅基LED顯示器
MICLEDI所展示基于300mm COMS晶圓的Micro-LED陣列（W2W, 晶圓-晶圓級鍵合）
根據外媒Semiconductor Today報道，據介紹，MICLEDI所提解決方案主要定位未來的AR智能眼鏡市場，可以滿足未來AR眼鏡對顯示器在尺寸、分辨率、亮度、圖像質量、功耗和成本等方面的需求。MICLEDI公司表示，該技術的獨特性在于如下三個主要方面：
在300毫米CMOS 晶圓上重組CMOS晶圓廠兼容型RGB外延材料，然后通過W2W（晶圓到晶圓）混合鍵合技術將其與先進節點CMOS驅動背板晶圓集成；
像素級菲涅耳透鏡光束整形技術以提高光波導集成效率；
專為CMOS代工廠量產Micro-LED產品制定的行業技術標準工具和工藝步驟。
作為納米電子研究中心Imec的一家衍生公司，MICLEDI充分利用了IMEC在3D集成技術方面的豐富資源。另外，他們在借助300mm CMOS試驗線基礎設施方面也具有獨特優勢，這些都有助于其Micro-LED顯示器產品的原型產品設計和開發。
下一代AR智能眼鏡
眾所周知，目前的AR智能眼鏡結構笨重，圖像逼真度差，分辨率低，頭戴式設備價格昂貴。幾乎所有領先的科技公司都在投資AR技術以推動其消費產品的未來發展，而Micro-LED顯示器是這一方向的關鍵部件。根據行業分析公司Yole Developpement的數據，AR頭戴式設備對微型顯示器的需求預計將以超過100%的復合年增長率 (CAGR) 增長，并將在2025年超過18億美元，2027年超過49億美元。
“如今的AR頭戴式設備已經滲透到工業和醫療利基市場。
展開 芯片設計未來的幾種猜想
不過也不用過于擔心電磁干擾問題是由于堆疊層數太多而引起的，以現在成熟的7nm工藝，芯片間的互連布線間距最小在20~40nm左右，而以目前最先進的減薄工藝，可將晶圓減薄到20~40um，通過混合鍵合后，上下層晶體管的距離約為20~40um，可以看出，同一個Storey布線的間距和不同Storey的間距之間還有三個數量級(1000倍)的差別。因此，即使存在電磁干擾問題，也會先在同一個Storey出現，而解決方法和現在成熟的集成電路相仿即可。
8.2 制 造 的 挑 戰
在負責的產品設計的過程中，我非常重視和工藝人員的交流。尤其是包含有新方法和工藝的情況下。因為再優秀的設計，如果不能夠制造出來，也只會是海市蜃樓，僅僅看上去很美。
CIC是集成電路設計的新思路，必然包含新工藝和新方法，因此，能否制造出來是最為關鍵的環節。
首先是每一個Storey的制造，這和傳統的IC制造方法并沒有特別大的區別，最主要的區別是在每個晶圓上事先要將進行Storey之間互連的TSV制作出來。并且要保證不同的Storey之間互連的對準，如果由于結構原因，上下層Storey的TSV無法對準，則需要通過RDL來進行輔助對準。
然后，就是Storey之間的鍵合，現在有了混合鍵合工藝Hybrid Bonding，互連間距可以縮小到10um，相當于在1平方毫米可以多達10000個互連，在未來，Hybrid Bonding可支持每平方毫米100萬個互連，這樣的互連密度，是可以滿足CIC的需求的。
8.3 散 熱 的 挑 戰
最后，我們來看看散熱帶給我們的挑戰。
以CIC的思路去設計集成電路，必然會形成空間功能密度的極大化，而晶體管數量的劇增必然帶來熱量的增加，如何把這些熱量散發出去呢？
首先，我們要相信，這個問題是可以解決的！
讓我們先回顧一下芯片耗能和散熱的歷史。
展開 芯片設計未來的幾種猜想
不過也不用過于擔心電磁干擾問題是由于堆疊層數太多而引起的，以現在成熟的7nm工藝，芯片間的互連布線間距最小在20~40nm左右，而以目前最先進的減薄工藝，可將晶圓減薄到20~40um，通過混合鍵合后，上下層晶體管的距離約為20~40um，可以看出，同一個Storey布線的間距和不同Storey的間距之間還有三個數量級(1000倍)的差別。因此，即使存在電磁干擾問題，也會先在同一個Storey出現，而解決方法和現在成熟的集成電路相仿即可。
8.2 制 造 的 挑 戰
在負責的產品設計的過程中，我非常重視和工藝人員的交流。尤其是包含有新方法和工藝的情況下。因為再優秀的設計，如果不能夠制造出來，也只會是海市蜃樓，僅僅看上去很美。
CIC是集成電路設計的新思路，必然包含新工藝和新方法，因此，能否制造出來是最為關鍵的環節。
首先是每一個Storey的制造，這和傳統的IC制造方法并沒有特別大的區別，最主要的區別是在每個晶圓上事先要將進行Storey之間互連的TSV制作出來。并且要保證不同的Storey之間互連的對準，如果由于結構原因，上下層Storey的TSV無法對準，則需要通過RDL來進行輔助對準。
然后，就是Storey之間的鍵合，現在有了混合鍵合工藝Hybrid Bonding，互連間距可以縮小到10um，相當于在1平方毫米可以多達10000個互連，在未來，Hybrid Bonding可支持每平方毫米100萬個互連，這樣的互連密度，是可以滿足CIC的需求的。
8.3 散 熱 的 挑 戰
最后，我們來看看散熱帶給我們的挑戰。
以CIC的思路去設計集成電路，必然會形成空間功能密度的極大化，而晶體管數量的劇增必然帶來熱量的增加，如何把這些熱量散發出去呢？
展開 臺積電3D Fabric技術最新進展
3D SoIC 產品利用芯片焊盤之間的混合鍵合提供垂直集成。die可以面對面或面對背配置。TSV 通過（減?。ヾie提供連接。
InFO 和 CoWoS 產品已大批量生產數年。CoWoS 開發中的最新創新涉及將最大硅中介層尺寸擴展到大于最大掩模版尺寸，以容納更多die（尤其是 HBM 堆棧），將 RDL 互連縫合在一起。
在接下來的文章中中，臺積電分享了 SoIC開發的相關內容。
芯片測試芯片
臺積電分享了最近的 SoIC 資格測試工具的結果，如下所示。
使用的配置是 (N5) CPU 裸片與 (N6) SRAM 裸片在面對背拓撲中的垂直接合。（事實上，一家主要的 CPU 供應商已經預先宣布了一個使用臺積電的 SoIC 連接到 CPU 的垂直“最后一級”SRAM 緩存芯片的計劃，將于 2022 年第一季度上市。）
SoC設計流程
臺積電展示了垂直芯片集成的高級設計流程，如下圖所示。
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