FPGA開(kāi)發(fā)的案例
明日在線研討會(huì)預(yù)熱 | 基于高層級(jí)設(shè)計(jì)的FPGA開(kāi)發(fā)快速迭代
為了滿足各類(lèi)算法對(duì)于芯片運(yùn)算速度的要求，FPGA開(kāi)始逐漸進(jìn)入了市場(chǎng)的視野。
為降低開(kāi)發(fā)門(mén)檻，Xilinx提出了一系列高層級(jí)的FPGA解決方案。同時(shí)，結(jié)合當(dāng)前汽車(chē)行業(yè)的基于模型的開(kāi)發(fā)思路，MathWorks也聯(lián)合Xilinx提出了一套基于模型的FPGA開(kāi)發(fā)思路。
圖1 當(dāng)前基于模型的FPGA開(kāi)發(fā)方式
在此基礎(chǔ)上，百度、戴姆勒、Continental、比亞迪等廠商紛紛推出了其基于MPSoC的智駕相關(guān)產(chǎn)品。
圖2 已經(jīng)開(kāi)始使用MPSOC的相關(guān)企業(yè)
如何在眾多基于高層級(jí)的研發(fā)方式中，找到符合自己產(chǎn)品的研發(fā)路線？本次在線研討會(huì)，將聚焦目前已有的高層級(jí)FPGA開(kāi)發(fā)路線，對(duì)其開(kāi)發(fā)方式、優(yōu)缺點(diǎn)以及適用范圍進(jìn)行詳細(xì)的描述。
圖3 通過(guò)工具對(duì)HLS代碼進(jìn)行優(yōu)化
結(jié)合具體的部署案例，本次研討會(huì)將較為全面地幫助大家認(rèn)識(shí)高層級(jí)FPGA開(kāi)發(fā)方式，希望能夠在后續(xù)開(kāi)發(fā)過(guò)程中，為大家在開(kāi)發(fā)工具的選擇上提供一定的參考。
圖4 尋求適合自己的高層級(jí)FPGA開(kāi)發(fā)思路
經(jīng)緯恒潤(rùn)擁有豐富的基于模型開(kāi)發(fā)經(jīng)驗(yàn)，成熟的團(tuán)隊(duì)對(duì)高層級(jí)FPGA開(kāi)發(fā)進(jìn)行支持，致力于降低FPGA開(kāi)發(fā)的準(zhǔn)入門(mén)檻，縮短由算法到可用的FPGA IP的迭代時(shí)間，能夠?yàn)榭蛻籼峁┩暾淖稍兎?wù)。
圖5 FPGA部署的咨詢項(xiàng)目案例
展開(kāi) FPGA開(kāi)發(fā)必須知道的五件事
這些功能單元可以實(shí)現(xiàn)時(shí)鐘生成、分頻、相位調(diào)整、延遲補(bǔ)償、時(shí)鐘分配、復(fù)位分配等功能，提高了FPGA的性能和穩(wěn)定性。
內(nèi)嵌專用硬核：內(nèi)嵌專用硬核是FPGA內(nèi)部集成的一些專用功能模塊，如乘法器、除法器、DSP（數(shù)字信號(hào)處理器）、微處理器、PCIe控制器、以太網(wǎng)控制器等。這些硬核可以提供高效的計(jì)算和通信能力，降低了FPGA的邏輯資源消耗和功耗。
三、FPGA開(kāi)發(fā)流程
FPGA的開(kāi)發(fā)流程是利用EDA（Electronic Design Automation）開(kāi)發(fā)軟件和編程工具對(duì)FPGA芯片進(jìn)行開(kāi)發(fā)的過(guò)程，主要步驟如下：
1）功能定義/器件選型：這個(gè)步驟主要進(jìn)行方案驗(yàn)證、系統(tǒng)設(shè)計(jì)和FPGA芯片選型等準(zhǔn)備工作。根據(jù)任務(wù)要求，評(píng)估系統(tǒng)的指標(biāo)和復(fù)雜度，對(duì)工作速度和芯片本身的資源、成本等方面進(jìn)行權(quán)衡，選擇合理的設(shè)計(jì)方案和合適的器件類(lèi)型。這個(gè)階段往往會(huì)花費(fèi)大量的時(shí)間，這個(gè)階段之后一般已經(jīng)完成了系統(tǒng)建模，功能劃分，模塊劃分以及設(shè)計(jì)文檔的撰寫(xiě)等工作。
2）設(shè)計(jì)輸入：這個(gè)步驟是將劃分好的各功能模塊用硬件描述語(yǔ)言（HDL）表達(dá)出來(lái)，常用的硬件描述語(yǔ)言有Verilog HDL和VHDL。以后的教程中我們主要講解如何使用Verilog HDL進(jìn)行FPGA設(shè)計(jì)。設(shè)計(jì)輸入方式有三種形式：IP核、原理圖、HDL。IP核是實(shí)現(xiàn)一定功能的模塊，可以形成一個(gè)項(xiàng)目。原理圖是一種最直接的描述方式，在可編程芯片發(fā)展的早期應(yīng)用比較廣泛，它將所需的器件從元件庫(kù)中調(diào)出來(lái)，畫(huà)出原理圖。HDL是利用文本描述設(shè)計(jì)，可以分為普通HDL和行為HDL。普通HDL有ABEL、CUR等 ，支持邏輯方程、真值表和狀態(tài)機(jī)等表達(dá)方式， 主要用于簡(jiǎn)單的小型設(shè)計(jì) 。而在中大型工程中，主要使用行為HDL，其主流語(yǔ)言是Verilog HDL和VHDL 。
展開(kāi) 科普 | 全面解析FPGA基礎(chǔ)知識(shí)
圖3 Xilinx產(chǎn)品系列圖
圖4 Intel(以Stratix系列為例)產(chǎn)品工藝年代
FPGA在數(shù)據(jù)中心服務(wù)器市場(chǎng)的實(shí)際應(yīng)用中存在一定技術(shù)難點(diǎn)，具體包括如下幾方面：
1、編程門(mén)檻較高：硬件描述語(yǔ)言不同于軟件開(kāi)發(fā)語(yǔ)言，需要開(kāi)發(fā)者對(duì)底層硬件有著較深刻的認(rèn)識(shí)；因此人才也就成為限制FPGA應(yīng)用的一個(gè)重要因素。據(jù)了解，目前國(guó)內(nèi)從事FPGA開(kāi)發(fā)的人員初步估計(jì)大約兩萬(wàn)多人。
2、集成難度較大：FPGA開(kāi)發(fā)與應(yīng)用需要軟硬件的協(xié)同，包括使用高級(jí)語(yǔ)言的系統(tǒng)建模、硬件代碼（電路）設(shè)計(jì)、硬件代碼仿真、底層驅(qū)動(dòng)軟件與硬件邏輯的聯(lián)調(diào)等等。
3、開(kāi)發(fā)周期相對(duì)軟件要長(zhǎng)：硬件開(kāi)發(fā)比軟件開(kāi)發(fā)過(guò)程復(fù)雜，調(diào)試周期也被拉長(zhǎng)。
4、很難獲取獨(dú)立邏輯IP。
4、FPGA整體結(jié)構(gòu)
FPGA架構(gòu)主要包括可配置邏輯塊CLB（Configurable Logic Block）、輸入輸出塊IOB（Input Output Block）、內(nèi)部連線（Interconnect）和其它內(nèi)嵌單元四個(gè)部分。
CLB是FPGA的基本邏輯單元。實(shí)際數(shù)量和特性會(huì)依器件的不同而改變，但是每個(gè)CLB都包含一個(gè)由4或6個(gè)輸入、若干選擇電路（多路復(fù)用器等）和觸發(fā)器組成的可配置開(kāi)關(guān)矩陣。開(kāi)關(guān)矩陣具有高度的靈活性，經(jīng)配置可以處理組合型邏輯、移位寄存器或 RAM。
FPGA可支持許多種I/O標(biāo)準(zhǔn)，因而可以為系統(tǒng)設(shè)計(jì)提供理想的接口橋接。FPGA 內(nèi)的I/O按bank分組，每個(gè)bank能獨(dú)立支持不同的I/O標(biāo)準(zhǔn)。目前最先進(jìn)的FPGA提供了十多個(gè)I/O bank，能夠提供靈活的I/O支持。
CLB 提供了邏輯性能，靈活的互連布線則負(fù)責(zé)在CLB和I/O之間傳遞信號(hào)。
展開(kāi) 一種利用PCB跟蹤環(huán)形振蕩器檢測(cè)假冒PCB的新方法
在基準(zhǔn)電路中對(duì)Ropa進(jìn)行了仿真，估計(jì)了系統(tǒng)的開(kāi)銷(xiāo)，并在FPGA開(kāi)發(fā)板上進(jìn)行了功能驗(yàn)證。利用一套28 nm Altera 5CEFA4F23I7N FPGA開(kāi)發(fā)板，驗(yàn)證了Ropa對(duì)假冒偽劣檢測(cè)的有效性。該FPGA的I/O只有一個(gè)基準(zhǔn)電壓，即3.3V。所有FPGA開(kāi)發(fā)板分為5種類(lèi)型，其中包括真實(shí)的多氯聯(lián)苯和所有假冒偽劣場(chǎng)景。PCB類(lèi)型的設(shè)置在表和圖
PCB類(lèi)型的設(shè)置，包括真實(shí)的多氯聯(lián)苯和所有偽造場(chǎng)景
正版印制板和4種假冒PCB。
不受信任的PCB制造商生產(chǎn)的多氯聯(lián)苯可以超過(guò)許可的多氯聯(lián)苯數(shù)量。然而，使用Ropa，從制造商運(yùn)來(lái)的所有多氯聯(lián)苯的PUF值都要向PCB設(shè)計(jì)者注冊(cè)，而過(guò)量生產(chǎn)的多氯聯(lián)苯則不是。當(dāng)用戶向過(guò)度生產(chǎn)的PCB申請(qǐng)認(rèn)證時(shí)，PCB設(shè)計(jì)者可以直接將其確定為假冒偽劣產(chǎn)品，因?yàn)樗鼪](méi)有注冊(cè)。因此，基于Ropa的認(rèn)證流程可以防止多氯聯(lián)苯的過(guò)度生產(chǎn)。
Oros和PTRO的循環(huán)增量在一個(gè)單一的真實(shí)PCB的24小時(shí)刻錄試驗(yàn)中。Oros和PTROS的最大循環(huán)增量分別為0.257ns和0.336ns。
在單個(gè)真實(shí)PCB的24小時(shí)燒成過(guò)程中，不同負(fù)載模式下PTROS循環(huán)增量的變化，其平均值從1.025ns下降到0.589ns。
在APDB中具有相同PUF值的10種循環(huán)多氯聯(lián)苯與PCBs之間的Oros循環(huán)增量和歐氏距離。對(duì)于所有回收的多氯聯(lián)苯，歐氏距離大于集成電路老化閾值(εLORO=0.224 ).
展開(kāi) 
AI芯片公司的技術(shù)路線抉擇！
在業(yè)內(nèi)，Xilinx公司是設(shè)計(jì)開(kāi)發(fā)FPGA硬件的龍頭。
這份收購(gòu)并非突如其來(lái)，實(shí)際上在2017年Xilinx已經(jīng)投資過(guò)深鑒科技。從深鑒科技的技術(shù)路線——基于Xilinx的FPGA硬件進(jìn)行開(kāi)發(fā)，實(shí)現(xiàn)端側(cè)智能。圖一為深鑒科技開(kāi)發(fā)的智能IPC
深度學(xué)習(xí)加速模塊，可以把深度學(xué)習(xí)網(wǎng)絡(luò)部署在里面并嵌入在攝像頭實(shí)現(xiàn)人臉識(shí)別。
圖一智能IPC深度學(xué)習(xí)加速模塊
Source：深鑒科技官網(wǎng)2018.7
無(wú)論深鑒科技實(shí)際上是否直接參與了FPGA的電路設(shè)計(jì)，還是直接委托Xilinx直接幫其設(shè)計(jì)出需要的FPGA。深鑒科技可以說(shuō)在硬件方面方面，站在了Xilinx這個(gè)巨人的肩膀之上，再進(jìn)行FPGA的嵌入式開(kāi)發(fā)，實(shí)現(xiàn)深度學(xué)習(xí)網(wǎng)絡(luò)的部署，實(shí)現(xiàn)AI的功能。
目前“云+端”的模式，成為眾AI公司發(fā)展的趨勢(shì)。過(guò)去的方案實(shí)施中，AI處理工作在云端完成。把其中某一部分任務(wù)（例如推斷部分）放在智能邊緣端（讓設(shè)備擁有芯片，進(jìn)行AI推斷部分），就變得更加高效，尤其像安防領(lǐng)域，自動(dòng)駕駛領(lǐng)域，實(shí)時(shí)性要求極高的應(yīng)用中。則端側(cè)智能的部署是市場(chǎng)的趨勢(shì)。圖二為“云+端”示意圖解：
圖二AI應(yīng)用落地的“云+端”模式
Source：集邦咨詢2018.7
想實(shí)現(xiàn)端側(cè)AI的部署，從定制芯片硬件來(lái)看，有兩個(gè)路線：1.如上述所說(shuō)，用FPGA開(kāi)發(fā)（半定制）2.設(shè)計(jì)ASIC定制集成電路芯片。我們可以拉入另外兩家中國(guó)的AI明星公司：寒武紀(jì)和地平線進(jìn)行簡(jiǎn)單討論。
展開(kāi) FPGA在大數(shù)據(jù)時(shí)代的機(jī)遇與挑戰(zhàn)
然而，盡管FPGA被某些國(guó)內(nèi)媒體熱捧為“萬(wàn)能芯片”，真正的實(shí)現(xiàn)對(duì)FPGA的廣泛使用還是存在很多難點(diǎn)亟待克服。
第一，學(xué)界和業(yè)界仍然沒(méi)有開(kāi)創(chuàng)性的方法簡(jiǎn)化FPGA的開(kāi)發(fā)，這可以說(shuō)是現(xiàn)階段制約FPGA廣泛使用的最大障礙。和CPU或GPU成熟的編程模型和豐富的工具鏈相比，高性能的FPGA設(shè)計(jì)仍然大部分依靠硬件工程師編寫(xiě)RTL模型實(shí)現(xiàn)。RTL語(yǔ)言的抽象度很低，往往是對(duì)硬件電路進(jìn)行直接描述，這樣一方面需要工程師擁有很高的硬件專業(yè)知識(shí)，另一方面在開(kāi)發(fā)復(fù)雜的算法時(shí)會(huì)有更久的迭代周期。因此，FPGA標(biāo)榜的可編程能力與其復(fù)雜的編程模型之間，形成了鮮明的矛盾。
近五到十年來(lái)，高層次綜合（High Level Synthesis - HLS）一直是FPGA學(xué)術(shù)界研究的熱點(diǎn)，其重點(diǎn)就是希望設(shè)計(jì)更加高層次的編程模型和工具，利用現(xiàn)有的編程語(yǔ)言比如C、C++等，對(duì)FPGA進(jìn)行設(shè)計(jì)開(kāi)發(fā)。在這期間有趣的成果層出不窮，其中有代表性的HLS初創(chuàng)公司有多倫多大學(xué)Jason Anderson教授及其學(xué)生創(chuàng)辦的LegUp Computing，以及UCLA叢京生教授創(chuàng)辦的Falcon Computing等。
在工業(yè)界，兩大FPGA公司都選擇支持基于OpenCL的FPGA高層次開(kāi)發(fā)，并分別發(fā)布了自己的API和SDK等開(kāi)發(fā)工具。這在一定程度上降低了FPGA的開(kāi)發(fā)難度，使得C語(yǔ)言程序員可以嘗試在FPGA平臺(tái)上進(jìn)行算法開(kāi)發(fā)，特別是針對(duì)人工智能的相關(guān)應(yīng)用。盡管如此，程序員仍然需要懂得基本的FPGA體系結(jié)構(gòu)和設(shè)計(jì)約束，這樣才能寫(xiě)出更加高效的OpenCL模型。另外，基于OpenCL的FPGA設(shè)計(jì)移植性不是很好，且嚴(yán)重基于廠商提供的開(kāi)發(fā)工具和底層模塊的性能，調(diào)試起來(lái)也不甚便利。
在數(shù)據(jù)中心網(wǎng)絡(luò)應(yīng)用領(lǐng)域，兩大FPGA公司也開(kāi)始支持名為P4的網(wǎng)絡(luò)編程語(yǔ)言。
展開(kāi) 干貨 | CPU、GPU、FPGA、ASIC等AI芯片特性及對(duì)比
基于ASIC開(kāi)發(fā)人工智能芯片開(kāi)發(fā)周期較長(zhǎng)。基于ASIC開(kāi)發(fā)人工智能芯片更像是電路設(shè)計(jì)，需要反復(fù)優(yōu)化，需要經(jīng)歷較長(zhǎng)的流片周期，故開(kāi)發(fā)周期較長(zhǎng)。
量產(chǎn)后ASIC人工智能芯片成本及價(jià)格較低。雖然相較于FPGA， ASIC人工智能芯片需要經(jīng)歷較長(zhǎng)的開(kāi)發(fā)周期，并且需要價(jià)格昂貴的流片投入，但是這些前期開(kāi)發(fā)投入在量產(chǎn)后會(huì)被攤薄，所以量產(chǎn)后，ASIC人工智能芯片的成本和價(jià)格會(huì)低于FPGA人工智能芯片。
ASIC芯片性能功耗比較高。從性能功耗比來(lái)看，ASIC作為定制芯片，其性能要比基于通用芯片FPGA開(kāi)發(fā)出的各種半定制人工智能芯片更具有優(yōu)勢(shì)。而且ASIC也并不是完全不具備可配置能力，只是沒(méi)有FPGA那么靈活，只要在設(shè)計(jì)的時(shí)候把電路做成某些參數(shù)可調(diào)即可。
ASIC人工智能芯片主要面向消費(fèi)電子市場(chǎng)。ASIC更高的性能，更低的量產(chǎn)成本以及有限可配置特性，使其主要面向消費(fèi)電子市場(chǎng)，如寒武紀(jì)等公司。
5.4 類(lèi)腦芯片
類(lèi)人腦芯片架構(gòu)是一款基于神經(jīng)形態(tài)的工程，旨在打破“馮·諾依曼”架構(gòu)的束縛，模擬人腦處理過(guò)程，感知世界、處理問(wèn)題。這種芯片的功能類(lèi)似于大腦的神經(jīng)突觸，處理器類(lèi)似于神經(jīng)元，而其通訊系統(tǒng)類(lèi)似于神經(jīng)纖維，可以允許開(kāi)發(fā)者為類(lèi)人腦芯片設(shè)計(jì)應(yīng)用程序。通過(guò)這種神經(jīng)元網(wǎng)絡(luò)系統(tǒng)，計(jì)算機(jī)可以感知、記憶和處理大量不同的信息。類(lèi)腦芯片的兩大突破：1、有望形成自主認(rèn)知的新形式；2、突破傳統(tǒng)計(jì)算機(jī)體系結(jié)構(gòu)的限制，實(shí)現(xiàn)數(shù)據(jù)并行傳送、分布式處理，能以極低功耗實(shí)時(shí)處理大量數(shù)據(jù)。
6、總結(jié)
CPU 有強(qiáng)大的調(diào)度、管理、協(xié)調(diào)能力。應(yīng)用范圍廣。開(kāi)發(fā)方便且靈活。但其在大量數(shù)據(jù)處理上沒(méi)有 GPU 專業(yè)，相對(duì)運(yùn)算量低，但功耗不低。
GPU：是單指令、多數(shù)據(jù)處理，采用數(shù)量眾多的計(jì)算單元和超長(zhǎng)的流水線，如名字一樣，圖形處理器，GPU善于處理圖像領(lǐng)域的運(yùn)算加速。
展開(kāi) 熱點(diǎn) | 騰訊下場(chǎng)造芯！官網(wǎng)百萬(wàn)年薪招攬人才，瞄準(zhǔn)AI芯片
整體來(lái)看，芯片技術(shù)崗大約有15+個(gè)，分為硬件和軟件兩種，硬件上包括芯片架構(gòu)、芯片設(shè)計(jì)、硬件電子開(kāi)發(fā)、FPGA等，軟件則包含AI編譯器、芯片底層軟件等。
技術(shù)需求上，確實(shí)如騰訊所說(shuō)，招聘方向基本都與專用芯片相關(guān)。
芯片分為兩個(gè)大類(lèi)，通用芯片包括CPU、GPU、DSP；專用芯片包括FPGA、ASIC（包括AI芯片，即針對(duì)AI算法的ASIC）。
其中，硬件如芯片架構(gòu)師，主要負(fù)責(zé)AI芯片和通用處理器或是細(xì)分領(lǐng)域的需求分析，主導(dǎo)AI處理器芯片架構(gòu)設(shè)計(jì)、競(jìng)爭(zhēng)分析和規(guī)格定義，也負(fù)責(zé)主導(dǎo)關(guān)鍵技術(shù)研究。
FPGA開(kāi)發(fā)工程師則包括設(shè)計(jì)、開(kāi)發(fā)FPGA代碼，配合軟件工程師聯(lián)調(diào)軟硬件，要求有5年以上經(jīng)驗(yàn)，且熟悉相應(yīng)的FPGA芯片開(kāi)發(fā)流程。
芯片驗(yàn)證工程師則主要負(fù)責(zé)FPGA、芯片兩塊的驗(yàn)證工作，需要從驗(yàn)證環(huán)境、方案開(kāi)始搭建。
軟件如AI編譯器工程師，則主要負(fù)責(zé)AI編譯器架構(gòu)設(shè)計(jì)、AI芯片工具鏈開(kāi)發(fā)、算子開(kāi)發(fā)DSL語(yǔ)言設(shè)計(jì)等。
薪資上，騰訊官網(wǎng)并未給出具體的薪資數(shù)額，不過(guò)從BOSS直聘上發(fā)布的部分崗位來(lái)看，騰訊芯片相關(guān)的崗位月薪2萬(wàn)起步，最高能達(dá)到10萬(wàn)（16薪），基本是目前行業(yè)的平均水平。
△圖源BOSS直聘
工作經(jīng)驗(yàn)上，基本要求都在5~10年，甚至更長(zhǎng)；芯片大牛更是優(yōu)先列入考慮范圍內(nèi)，“設(shè)計(jì)公司一線技術(shù)專家優(yōu)先考慮”。
展開(kāi) Gen-Z入門(mén)指南
芯片設(shè)計(jì)師需要的Gen-Z資源
希望成功開(kāi)發(fā)Gen-Z產(chǎn)品的芯片設(shè)計(jì)師需要一些關(guān)鍵資源，具體如下：
Gen-Z控制器IP：SoC、交換機(jī)、存儲(chǔ)介質(zhì)控制器和其他類(lèi)型的Gen-Z設(shè)備都需要可配置的高質(zhì)量控制器IP才能連接到Gen-Z結(jié)構(gòu)。在撰寫(xiě)本文時(shí)，兩家IP供應(yīng)商，Gen-Z聯(lián)盟的成員已經(jīng)宣布了Gen-Z控制器IP的當(dāng)前和未來(lái)可用性。
Gen-Z PHY IP：初始Gen-Z實(shí)施將專注于經(jīng)過(guò)驗(yàn)證的、部署的NRZ PHY信令技術(shù)和速度，利用16和32 GT / s的PCIe PHY和25 GT / s的IEEE802.3 PHY的可用性。后期部署可能會(huì)利用先進(jìn)的PAM4 PHY信令速率，如56和112 GT / s。
Gen-Z驗(yàn)證IP：全面驗(yàn)證IP（VIP）工具的可用性對(duì)于保證集成在SoC之前和之后Gen-Z IP的質(zhì)量至關(guān)重要。在撰寫(xiě)本文時(shí)，兩家供應(yīng)商已宣布為Gen-Z提供驗(yàn)證IP。
FPGA原型開(kāi)發(fā)板：FPGA原型開(kāi)發(fā)是確保系統(tǒng)級(jí)功能和互操作性的必要步驟。目前的FPGA技術(shù)允許Gen-Z原型設(shè)計(jì)高達(dá)56 GT / s（PAM4）和32 GT / s（NRZ）。還開(kāi)發(fā)了連接器，以通過(guò)銅和光學(xué)連接以這些速率實(shí)現(xiàn)多通道Gen-Z信令。FPGA原型開(kāi)發(fā)板可從多家供應(yīng)商處獲得，預(yù)計(jì)基于FPGA技術(shù)的Gen-Z特定原型開(kāi)發(fā)平臺(tái)即將推出。
Gen-Z聯(lián)盟包括來(lái)自各個(gè)技術(shù)領(lǐng)域的成員，這對(duì)于構(gòu)建產(chǎn)品生態(tài)系統(tǒng)至關(guān)重要，其中所有必需的硬件和軟件組件彼此互操作。
結(jié)語(yǔ)
Gen-Z為計(jì)算機(jī)行業(yè)提供了一個(gè)獨(dú)特的機(jī)會(huì)，可以利用現(xiàn)有的CPU內(nèi)存重新定義現(xiàn)代計(jì)算并克服當(dāng)前的挑戰(zhàn)。
展開(kāi) FPGA虛擬化：突破次元壁的技術(shù)
來(lái)源：老石談芯
作者：老石
1 利用FPGA虛擬化突破時(shí)空限制
在傳統(tǒng)的FPGA開(kāi)發(fā)模型中，使用者通常使用硬件描述語(yǔ)言（HDL）對(duì)應(yīng)用場(chǎng)景進(jìn)行建模，然后通過(guò)特定的FPGA開(kāi)發(fā)工具將硬件模型映射到FPGA上，最終生成可以運(yùn)行的FPGA映像。
這種開(kāi)發(fā)模式的另外一個(gè)主要缺點(diǎn)是，FPGA只能由單一用戶開(kāi)發(fā)和使用，而與應(yīng)用場(chǎng)景、FPGA的產(chǎn)品種類(lèi)等無(wú)關(guān)。比如對(duì)于一個(gè)對(duì)資源需求不大、而且不需要連續(xù)運(yùn)行的應(yīng)用而言，大部分FPGA的硬件資源在大部分時(shí)間內(nèi)都會(huì)閑置。很顯然，這樣很難在時(shí)空范圍內(nèi)對(duì)FPGA進(jìn)行充分利用，見(jiàn)下圖。
為了提高FPGA的開(kāi)發(fā)效率、更好的利用FPGA的邏輯資源、方便FPGA的大規(guī)模部署和應(yīng)用，需要將FPGA進(jìn)行一定程度的邏輯抽象，使頂層用戶不必太多關(guān)注于FPGA硬件邏輯的實(shí)現(xiàn)方式與細(xì)節(jié)。由此，FPGA虛擬化技術(shù)就應(yīng)運(yùn)而生。
可以說(shuō)，FPGA虛擬化技術(shù)打破了時(shí)間和空間維度的限制，使用戶能夠輕松的在不同時(shí)間，對(duì)多個(gè)FPGA的各類(lèi)資源進(jìn)行充分的調(diào)度與使用，見(jiàn)上圖。
FPGA虛擬化技術(shù)目前仍在發(fā)展初期，是工業(yè)界和學(xué)術(shù)界研究的熱點(diǎn)。
展開(kāi) “萬(wàn)能芯片”之戰(zhàn)
英特爾和賽靈思的思路一致，均推出一體化平臺(tái)，不僅整合了旗下產(chǎn)品，還對(duì)不同層次的開(kāi)發(fā)者提供更多簡(jiǎn)單開(kāi)發(fā)選擇：傳統(tǒng)硬件工程師繼續(xù)使用硬件編程語(yǔ)言；軟件工程師可調(diào)用預(yù)先定義的硬件庫(kù)，使用自身熟悉的C/C++/Python語(yǔ)言開(kāi)發(fā)；AI科學(xué)家可直接使用高層次框架訓(xùn)練模型，使用自身熟悉的Tenserflow、Caffe開(kāi)發(fā)。
萊迪思和微芯科技也正在嘗試?yán)枚喾N手段降低FPGA開(kāi)發(fā)難度。
國(guó)外廠商軟件部分內(nèi)容對(duì)比，制表丨果殼硬科技
信息來(lái)源丨各公司官網(wǎng)、公司新聞
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國(guó)產(chǎn)企業(yè)的追趕之路
據(jù)創(chuàng)道咨詢統(tǒng)計(jì)，目前國(guó)內(nèi)與FPGA相關(guān)研發(fā)企業(yè)數(shù)量在27家以上，其中已在A股上市的企業(yè)包括復(fù)旦微電子、安路科技、航錦科技，成都華微電子擬在科創(chuàng)板上市[13]。2021年，至少有3家企業(yè)成為FPGA市場(chǎng)新玩家。
國(guó)內(nèi)FPGA主要公司基本情況，制表丨果殼硬科技
信息來(lái)源丨各公司官網(wǎng)、公司新聞、招股書(shū)
國(guó)內(nèi)FPGA設(shè)計(jì)始于20世紀(jì)90年代，真正技術(shù)發(fā)展于2000年以后，起步比國(guó)外晚十多年。通過(guò)對(duì)比國(guó)際尖端產(chǎn)品，核心參數(shù)差距依然較大。
展開(kāi) 
FPGA技術(shù)將如何發(fā)展？
根據(jù)應(yīng)用需求，可選擇低端、中端或高端FPGA配置。
FPGA架構(gòu)概述
一般的FPGA架構(gòu)設(shè)計(jì)包括三類(lèi)模塊。它們是I/O塊、開(kāi)關(guān)矩陣和可配置邏輯塊(CLB)。FPGA是一種半導(dǎo)體器件，由通過(guò)可編程連接耦合的邏輯塊組成。
邏輯塊由帶有一組輸入的查找表(LUT)組成，使用基本內(nèi)存(如SRAM或Flash)來(lái)保存布爾函數(shù)。為了支持時(shí)序電路，每個(gè)LUT都連接到一個(gè)多路復(fù)用器和一個(gè)觸發(fā)器寄存器。類(lèi)似地，可以構(gòu)建許多LUT來(lái)處理復(fù)雜的函數(shù)。根據(jù)FPGA的配置，FPGA分為三種類(lèi)型:低端、中端和高端。Xilinx的Artix-7/Kintex-7系列，Lattice半導(dǎo)體公司的ECP3和ECP5系列是一些流行的低功耗和低設(shè)計(jì)密度的FPGA設(shè)計(jì)。而Xilinx的Virtex家族，Microsemi的ProASIC3家族，Intel的Stratix家族都是為高性能和高設(shè)計(jì)密度而設(shè)計(jì)的。
FPGA固件開(kāi)發(fā)
由于FPGA是一個(gè)可編程邏輯陣列，因此必須對(duì)邏輯進(jìn)行配置以滿足系統(tǒng)的需要。固件是數(shù)據(jù)的集合，提供配置。由于FPGA的復(fù)雜性，利用該軟件設(shè)計(jì)了專用FPGA。用戶通過(guò)提供硬件描述語(yǔ)言(HDL)定義或原理圖設(shè)計(jì)來(lái)啟動(dòng)FPGA設(shè)計(jì)過(guò)程。VHDL (VHSIC硬件描述語(yǔ)言)和Verilog是兩種常用的HDL。之后，FPGA設(shè)計(jì)過(guò)程的下一步是為所使用的FPGA系列開(kāi)發(fā)一個(gè)網(wǎng)絡(luò)列表。這是使用電子設(shè)計(jì)自動(dòng)化程序開(kāi)發(fā)的，并概述了必要的FPGA內(nèi)的連接性。
展開(kāi) 手持便攜式聲學(xué)相機(jī)漢航NTS.LAB ACP系統(tǒng)介紹
3 便攜式聲源定位系統(tǒng)設(shè)計(jì)
3.1系統(tǒng)總體設(shè)計(jì)方案
本公司以FPGA開(kāi)發(fā)板為中心，輔以傳聲器陣列、攝像頭、SDRAM、顯示屏等外圍器件組成便攜式聲源定位系統(tǒng)的硬件結(jié)構(gòu)，通過(guò)FPGA開(kāi)發(fā)實(shí)現(xiàn)系統(tǒng)的各項(xiàng)功能。系統(tǒng)的總體架構(gòu)如圖6所示，在規(guī)劃時(shí)分為兩大部分，即聲源定位算法的實(shí)現(xiàn)和聲源定位結(jié)果可視化圖像處理的實(shí)現(xiàn)。
圖6 便攜式聲源定位系統(tǒng)總體架構(gòu)圖
第一部分為聲源定位算法的實(shí)現(xiàn)，以波束形成算法為例，該部分可以分為聲陣列信號(hào)采集、延時(shí)求和波束形成算法實(shí)現(xiàn)、以太網(wǎng)數(shù)據(jù)傳輸。首先通過(guò)數(shù)值仿真選取合適的陣列布局，然后實(shí)現(xiàn)MEMS傳聲器與FPGA的通信，進(jìn)而完成傳聲器陣列聲信號(hào)采集；接著搭建延時(shí)求和算法實(shí)現(xiàn)模塊，對(duì)傳聲器陣列采集到的聲信號(hào)進(jìn)行波束形成算法處理；最后編寫(xiě)以太網(wǎng)傳輸模塊，該模塊可以與聲信號(hào)采集模塊、延時(shí)求和算法實(shí)現(xiàn)模塊進(jìn)行交互，將采集到的聲信號(hào)和波束形成計(jì)算結(jié)果傳輸?shù)酵獠吭O(shè)備，方便后續(xù)處理和使用。
第二部分為聲源定位結(jié)果可視化圖像處理的實(shí)現(xiàn)，該部分可以分為聲學(xué)圖像處理、可見(jiàn)光圖像采集與緩存、聲光圖像融合與顯示。首先將第一部分處理得到的波束形成計(jì)算結(jié)果進(jìn)行灰度量化、偽彩圖變換和圖像縮放處理，形成分辨率合適的聲學(xué)云圖，完成聲學(xué)圖像的處理；與此同時(shí)，對(duì)攝像頭進(jìn)行初始化配置并接收其發(fā)送的圖像數(shù)據(jù)，然后將接收到的圖像輸入SDRAM進(jìn)行緩存；最后將SDRAM中存儲(chǔ)的可見(jiàn)光圖像讀出，與處理好的聲學(xué)圖像進(jìn)行疊加融合，在顯示屏上展示出聲光融合圖像。
3.2系統(tǒng)各模塊設(shè)計(jì)方案
（1）傳聲器陣列陣型設(shè)計(jì)
聲源定位效果除了被后處理算法限制，很大程度也受到傳聲器陣列結(jié)構(gòu)的影響。按照陣列的幾何分布形式劃分，常用的傳聲器陣列形式有十字陣列、網(wǎng)格陣列、環(huán)形陣列、螺旋形陣列等。
展開(kāi) 【產(chǎn)品技術(shù)】虹科分享 | 以千兆像素的速度進(jìn)行圖像處理
除了性能優(yōu)化的架構(gòu)之外，至關(guān)重要的是，圖像采集卡還應(yīng)由集成開(kāi)發(fā)環(huán)境（IDE）支持，該集成開(kāi)發(fā)環(huán)境使非FPGA專家能夠開(kāi)發(fā)成像算法并集成多個(gè)FPGA功能塊。
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高帶寬優(yōu)化的開(kāi)放式
FPGA采集卡
以色列技術(shù)領(lǐng)導(dǎo)者吉德?tīng)枺℅idel）擁有近三十年的經(jīng)驗(yàn)，創(chuàng)建了一個(gè)針對(duì)超高帶寬和多傳感器采集而優(yōu)化的現(xiàn)成圖像采集生態(tài)系統(tǒng)，使開(kāi)發(fā)人員可以將自己的專有算法代碼添加到現(xiàn)有的采集流水線。得益于專用的開(kāi)發(fā)套件，添加圖像處理算法和定制采集路徑非常簡(jiǎn)單，甚至可以由非FPGA專家執(zhí)行。Gidel的開(kāi)發(fā)套件可在不影響性能的情況下極大地加速系統(tǒng)開(kāi)發(fā)。
Gidel的PCIe圖像采集卡，模塊和載板使視覺(jué)系統(tǒng)設(shè)計(jì)人員可以利用FPGA技術(shù)的最新進(jìn)展，例如Intel的Stratix 10和Arria 10系列。Gidel的最新Proc10N模塊能夠同時(shí)捕獲和處理多達(dá)4 x 100 GigE攝像機(jī)或16 x 10 GigE攝像機(jī)，并具有精確的低延遲同步。
展開(kāi) 【知識(shí)分享】CPLD/FPGA 內(nèi)部結(jié)構(gòu)與原理
第3階段Xilinx和Altera分別推出了與標(biāo)準(zhǔn)門(mén)陣列類(lèi)似的FPGA和類(lèi)似于PAL結(jié)構(gòu)的擴(kuò)展性CPLD，提高了邏輯運(yùn)算的速度，具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)，兼容了PLD和通用門(mén)陣列的優(yōu)點(diǎn)，能夠?qū)崿F(xiàn)超大規(guī)模的電路，編程方式也很靈活，成為產(chǎn)品原型設(shè)計(jì)和中小規(guī)模（一般小于10000）產(chǎn)品生產(chǎn)的首選。這一階段，CPLD、FPGA器件在制造工藝和產(chǎn)品性能都獲得長(zhǎng)足的發(fā)展，達(dá)到了0.18 工藝和系數(shù)門(mén)數(shù)百萬(wàn)門(mén)的規(guī)模。
第4階段出現(xiàn)了SOPC和SOC技術(shù)，是PLD和ASIC技術(shù)融合的結(jié)果，涵蓋了實(shí)時(shí)化數(shù)字信號(hào)處理技術(shù)、高速數(shù)據(jù)收發(fā)器、復(fù)雜計(jì)算以及嵌入式系統(tǒng)設(shè)計(jì)技術(shù)的全部?jī)?nèi)容。Xilinx和Altera也推出了相應(yīng)SOCFPGA產(chǎn)品，制造工藝達(dá)到65 ，系統(tǒng)門(mén)數(shù)也超過(guò)百萬(wàn)門(mén)。并且，這一階段的邏輯器件內(nèi)嵌了硬核高速乘法器、Gbits差分串行接口、時(shí)鐘頻率高達(dá)500MHz的PowerPC微處理器、軟核MicroBlaze、Picoblaze、Nios以及NiosII，不僅實(shí)現(xiàn)了軟件需求和硬件設(shè)計(jì)的完美結(jié)合，還實(shí)現(xiàn)了高速與靈活性的完美結(jié)合，使其已超越了ASIC器件的性能和規(guī)模，也超越了傳統(tǒng)意義上FPGA的概念，使PLD的應(yīng)用范圍從單片擴(kuò)展到系統(tǒng)級(jí)。目前，基于PLD片上可編程的概念仍在進(jìn)一步向前發(fā)展。
開(kāi)發(fā)工具
基于高復(fù)雜度PLD器件的開(kāi)發(fā)，在很大程度上要依靠電子設(shè)計(jì)自動(dòng)化（EDA）來(lái)完成。PLD的EDA工具以計(jì)算機(jī)軟件為主，將典型的單元電路封裝起來(lái)形成固定模塊并形成標(biāo)準(zhǔn)的硬件開(kāi)發(fā)語(yǔ)言（如HDL語(yǔ)言）供設(shè)計(jì)人員使用。設(shè)計(jì)人員考慮如何將可組裝的軟件庫(kù)和軟件包搭建出滿足需求的功能模塊甚至完整的系統(tǒng)。PLD開(kāi)發(fā)軟件需要自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。
展開(kāi) 