ansys仿真時停止工作
關注創建者：王靖雯 創建時間：2023-03-08
ansys仿真時停止工作的實例教程
01 說明
本文旨在介紹Ansys Lumerical針對有源光子集成電路中PN耗盡型移相器的仿真分析方法。通過FDE和CHARGE求解器模擬并計算移相器的性能指標（如電容、有效折射率擾動和損耗等），并創建用于INTERCONNECT的緊湊模型，然后將其表征到INTERCONNECT的測試電路中實現，模擬反向偏置電壓對電路中信號相移的影響。
02 綜述
這里假設移相器的結構沿光傳播方向是均勻的，因此僅模擬器件的橫截面。我們將演示每個部分的仿真及結果。
步驟1：電學模擬
利用CHARGE求解器對移相器組件進行電學模擬，獲得電荷載流子的空間分布作為偏置電壓的函數，并將電荷分布數據導出為charge.mat文件。根據載流子濃度，我們也可以估計器件電容。
施加于器件的偏置電壓為0V(上)和-4V(下)時，移相器橫截面的電子分布曲線如下圖所示：
由圖可知，在沒有施加偏置電壓情況下，波導橫截面上的電荷分布是對稱的。通過施加足夠強的反向偏壓，由于pn結上耗盡區的加寬，電子被部分推出波導(向左)，導致波導上電荷分布發生相當顯著的變化。
電荷分布和耗盡區寬度的變化將改變結電容，器件的C-V曲線如下圖所示：
由圖可知，電子和空穴對結電容的貢獻非常相似，且由于耗盡區加寬，隨著施加更高的反向偏置電壓，二者對結電容的貢獻降低。電容的大小會影響移相器的工作速度(帶寬)，因此可以在電路模型中考慮這種影響。
步驟2：光學模擬
利用MODE求解器中的FDE模塊進行光學模擬，從電學模擬獲得的變化的載流子濃度改變了波導的折射率，所以波導的有效折射率與偏置電壓有關。
展開 為了保持市場領先地位，GUC工程師必須以前所未有的速度開發、仿真和優化先進IC，實現首次設計成功以及最佳器件性能。但是，仿真流程仍面臨重大挑戰，尤其是在CoWoS、InFO設計操作和設備網格劃分等復雜領域。
GUC為客戶的高級ASICS應用提供業界領先的DIE-TO-DIE INTERCONNECT解決方案
Ansys HFSS 3D Layout的工作流程通過整合包含ECADXplorer在內的多種創新工具，使GUC工程師能夠加快仿真速度并求解極為復雜的幾何結構。ECADXplorer是一種功能強大的全新GDS編輯平臺，能夠簡化設計操作，加快仿真速度。通過將前沿網格劃分技術與Ansys行業領先的3D HFSS求解器相結合，該工作流程可將仿真設置時間從數小時減少到幾分鐘。這有助于GUC的先進IC設計師以最高精度有效提取其設備的S參數模型，此外，該工作流程還推動了GLink等變革技術的研發。GLink功耗比其他方案低6-10倍，并且占用的芯片面積小了2倍。
GUC首席技術官Igor Elkanovich表示：“高級IC封裝設計非常復雜，因為需要在縮小尺寸的同時不斷提高功能性并降低功耗。我們的AI、HPC和網絡客戶廣泛采用GLink的勢頭，支持了我們構建豐富IP產品組合并深化我們高級封裝設計專業技術的承諾。HFSS 3D Layout可幫助我們工程團隊降低高級IC設計復雜性，集成異構芯片，并提高多芯片性能，以確保客戶更快獲得新的AI、HPC和數據中心網絡產品。”
Ansys高級副總裁Shane Emswiler指出：“通過這個改進的工作流程，Ansys能夠通過大幅簡化設計流程提高了GUC高級IC設計師的效率。
展開 Ansys RaptorH可檢測并減少電磁干擾問題，將建模時間縮短了高達10倍
主要亮點
Realtek使用Ansys解決方案加速高度復雜射頻集成電路（RFIC）的設計
RaptorH幫助Realtek的IC設計人員更快地解決極具挑戰的RFIC設計問題，并顯著提高仿真的預測準確性與效率
Realtek采用了Ansys開發的先進且用戶友好型電磁（EM）仿真工作流程，通過縮小芯片面積加速復雜RFIC設計并提高效率。Realtek采用RaptorH的芯片優化建模流程，通過準確預測從RFIC與高速IC到前沿物聯網產品等應用中的EM耦合，大幅縮短仿真時間并減少過度設計浪費。
RFIC的先進節點設計必須應對高頻毫米波信號引起的電磁干擾以及不同RF模塊之間出現的電磁干擾的挑戰。為了更好的把控設計裕量，Realtek IC設計人員依靠Ansys? RaptorH?的大容量引擎來高保真地分析完整的電路模塊。
通過采用這種芯片優化建模流程，Realtek設計人員將電磁建模時間縮短了3-10倍。此外，在極其復雜的設計中，他們還通過大幅減少模塊到模塊的電磁串擾來縮小芯片基板面積。
圖為Ansys RaptorH對硅上射頻線圈進行詳細建模以高度精確地模擬電磁相互作用的示例
Realtek副總裁黃依瑋（Yee-Wei Huang）表示：“RaptorH提供了高度直觀的圖形用戶界面和簡化的設置，無需對布局或代工廠技術文件進行任何手動修改即可執行電磁耦合分析。這有助于我們的工程團隊發現片上設計流程中的電磁耦合問題，這種預測精度，加上其高容量和速度，使我們的設計人員能夠在不影響全新且極其復雜的芯片保真度的情況下，最大限度地減小面積并提高價值。”
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RFIC的先進節點設計必須應對高頻毫米波信號引起的電磁干擾以及不同RF模塊之間出現的電磁干擾的挑戰。為了更好的把控設計裕量，Realtek IC設計人員依靠Ansys? RaptorH?的大容量引擎來高保真地分析完整的電路模塊。
通過采用這種芯片優化建模流程，Realtek設計人員將電磁建模時間縮短了3-10倍。此外，在極其復雜的設計中，他們還通過大幅減少模塊到模塊的電磁串擾來縮小芯片基板面積。
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01 說明
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