邏輯電路的案例
【原創分享】數字邏輯電路之邏輯門或邏輯
上篇文章我們講解了與邏輯，
緩沖器和非門只差一個圈嗎？
而與之對應的就是或邏輯，在數字電路中與、或、非為三大基礎邏輯門電路，其后續的與非、或非、同或、異或，都是建立在基礎邏輯門電路的基礎上邊。
那么我們繼續來聊基礎邏輯門—或門。
或門在數字電路中乃至計算機運算中的邏輯關系為加邏輯，也叫作或邏輯。
而或門（or gate)也可以稱為OR門，其是具有兩個以上輸入端與一個輸出端的邏輯門。
其符號如圖所示：
形狀特征型符號（ANSI/IEEEStd 91-1984）、IEC矩形國標符號（IEC 60617-12）和DIN符號（DIN 40700）
其邏輯關系為：
當所有輸入端是0時，輸出為0
當有任何輸入端是1時，輸出為1
在這里要說一下，關于真假的問題，在數字電路中如果沒有特別的定義，一般以1為真，0為假。
什么意思呢？就是以1代表有效，0代表無效。
其邏輯真值表：
I1
I2
Y
0
0
0
0
1
1
1
0
1
1
1
1
其關系為：有一為一、全一為零
那么或門的運算式，是什么樣的？
展開 課堂 | 電阻、二極管、三極管搭出的各種邏輯電路！
電阻、二極管、三極管搭出的各種邏輯電路！
有時候我們搭電路時只需要實現一個簡單的邏輯，但用一個4門的集成電路來設計未免過于昂貴與占面積，而且IC里沒用到的門電路又必須拉高或拉低，相當煩瑣。鑒于簡化電路的需要我整理了一套用三極管、二極管、電阻組成的邏輯門電路，可實現2輸入或3輸入的AND,OR,NAND,NOR,EXOR操作。
長江存儲的殺手锏：Xtracking架構詳解
中間紅色的是存儲電路陣列去，外圍綠色的是外圍邏輯電路，負責驅動、和傳輸的功能。
一般加工時，先生產外圍電路，之后加工陣列部分，會涉及高溫高壓的工藝，此工藝會影響之前已經加工好的邏輯電路。
所以出現矛盾：邏輯電路的線寬無法持續減少，到目前0.13um水平。
存儲密度：芯片利用率低，外圍電路占整個芯片面積無法減少。所以芯片上總有部分面積無法實現存儲作用。
外圍電路的研發、制造周期很長。因為需要把外圍電路制造好，之后把陣列做好。如果出現問題才能發現，然后進行工藝調整。
Xtracking：通過將外圍電路和陣列電路分開加工。外圍電路不需要收到陣列加工時的高溫、高壓的影響，所以可以跟隨邏輯電路的進步發展，未來可以進一步40nm，28nm發展。
傳統結構NAND的面積利用率65%，Xtacking提高存儲面積90%。
Xtacking工藝性能會明顯提高，成本略有提高。國外廠商會采用將外圍電路放置在陣列單元的下方，也能提高存儲密度，但是Xtacking提高更多。
Xtacking模塊化工藝將產品研發周期縮短3個月。
Xtacking面臨的重要問題：
1）硅片的平整度；
2）對孔的對準精度，整個晶片所有通孔都對準；
3）接口材料的選擇。
良率和可靠性測試效果令人滿意。
64層TLC產品已經驗證成功，電壓分布圖令人滿意。
可靠性目前看來令人滿意。
公司從第二代開始持續迭代。第二代正在路上，第三代正在研發。未來隨著第四、第五代，Xtacking的優勢更加明顯，作用更加體現。
展開 如何零基礎入門FPGA？這篇文章讓你吃透！
對于軟件編程而言，處理器會有一個專門的譯碼電路逐條把這些01編碼翻譯為各種控制信號，然后控制其內部的電路完成一個個的讀，因為軟件的操作是一步一步完成的。
而FPGA的可編程，本質也是依靠這些01編碼實現其功能的改變，但不同的是FPGA之所以可以完成不同的功能，不是依靠像軟件那樣將01編碼翻譯出來再去控制一個運算電路，FPGA里面沒有這些東西。
FPGA內部主要三塊：可編程的邏輯單元、可編程的連線和可編程的IO模塊。
03
可編程的邏輯單元
其基本結構某種存儲器(SRAM、 FLASH等)制成的4輸入或6輸入1輸出地“真值表”加上一個D觸發器構成。
任何一個4輸入1輸出組合邏輯電路，都有一張對應的“真值表”，同樣的如果用這么一個存儲器制成的4輸入1輸出地“真值表”，只需要修改其“真值表”內部值就可以等效出任意4輸入1輸出的組合邏輯，這些“真值表”內部值就是那些01編碼。
如果要實現時序邏輯電路怎么辦？任何的時序邏輯都可以轉換為組合邏輯+D觸發器來完成。但這畢竟只實現了4輸入1輸出的邏輯電路而已，通常邏輯電路的規模那是相當的大。
3.1 可編程連線
那怎么辦呢？這個時候就需要用到可編程連線了。在這些連線上有很多用存儲器控制的鏈接點，通過改寫對應存儲器的值就可以確定哪些線是連上的而哪些線是斷開的。這就可以把很多可編程邏輯單元組合起來形成大型的邏輯電路。
3.2 可編程的IO
任何芯片都必然有輸入引腳和輸出引腳。
展開 
MIT開發出首個碳納米管混合信號集成電
我們多年來所聽說過的所有令人驚嘆的碳納米管邏輯電路都有一個“家丑不外揚”的秘密：有一些納米管是金屬的，而不是人們想要的半導體類型的。這一小部分壞管對于邏輯電路來說并不是什么大問題。它們增加了一些噪音，但并沒有增加邏輯電路的數字特性處理不了的任何東西。問題一直是出在模擬電路這邊。
對于模擬電路來說，這種游離的金屬納米管可能像蛇怪的毒液。在上周于舊金山舉行的IEEE國際固態電路會議（IEEE International Solid-State Circuits Conference）上，Aya G. Amer向參會的工程師們解釋說：“單個金屬（碳納米管）會導致一個簡單放大器中的電路完全失效。”Amer和她在麻省理工學院Max Shulaker實驗室的同事們找到了解決這個問題的方法，創造了第一個碳納米管混合信號集成電路。
他們的解決方案依賴于碳納米管場效應晶體管（CNTFET）和電阻式RAM存儲器（RRAM）的3D集成。這種技術是Shulaker在斯坦福大學期間，協助 H.-S. Philip Wong 和 Subhasish Mitra開創的。（2016年7月，IEEE Spectrum上發表了他們三人合寫的文章“Computing With Carbon Nanotubes”，文中描述了一條通往基于碳納米管的計算機的發展之路。）
該工藝包括將碳納米管沉積在已生產出的硅電路的一層上，處理這些碳納米管以形成晶體管和它們的互連，然后在該堆疊頂部構建RRAM。這不是用硅電子層就能做到的，因為所涉及的工藝溫度會破壞金屬的互連。即使將預處理過的硅芯片堆疊也無法與之匹敵，因為這些芯片的垂直連接能力有限。斯坦福大學/麻省理工學院所發明的這一方法可以使垂直互連的密度提高數千倍，從而提高了層間帶寬。
展開 光耦合器的工作原理和作用
光耦的作用:
(1) 在邏輯電路上的應用光電耦合器可以構成各種邏輯電路，由于光電耦合器的抗干擾性能和隔離性能比晶體管好，因此，由它構成的邏輯電路更可靠。
(2) 作為固體開關應用 在開關電路中，往往要求控制電路和開關之間要有很好的電隔離，對于一般的電子開關來說是很難做到的，但用光電耦合器卻很容易實現。
(3) 在觸發電路上的應用將光電耦合器用于雙穩態輸出電路，由于可以把發光二極管分別串入兩管發射極回路，可有效地解決輸出與負載隔離地問題。
(4) 在脈沖放大電路中的應用光電耦合器應用于數字電路，可以將脈沖信號進行放大。
(5) 在線性電路上的應用 線性光電耦合器應用于線性電路中，具有較高地線性度以及優良地電隔離性能。
(6) 特殊場合的應用 光電耦合器還可應用于高壓控制，取代變壓器，代替觸點繼電器以及用于A/D電路等多種場合。
光耦的主要作用就是隔離作用，如信號隔離或光電的隔離。隔離能起到保護的作用，如一邊是微處理器控制電路，另一邊是高電壓執行端，如市電啟動的 電機，電燈等等，就可以用光耦隔離開。當兩個不同的型號的光耦只有負載電流不同時，可以用大的負載電流的光耦代替小負載電流的光耦。
推薦兩款由工采網代理的來自臺灣美祿的光耦合器，首先是光耦 - MPC816，MPC816系列將砷化鋁鎵紅外發射二極管作為發射極，該二極管光學耦合到塑料DIP4封裝中的硅平面光電晶體管探測器，具有不同的鉛形成選項。MPC816系列具有堅固的共面雙模子結構，具有最穩定的隔離特性。
最后是光耦 - MPC817，MPC817系列結合了一個砷化鋁鎵紅外發射二極管作為發射極，該二極管光學耦合到塑料DIP4封裝中的硅平面光電晶體管探測器，具有不同的鉛形成選項。MPC817系列具有堅固的共面雙模子結構，具有最穩定的隔離特性。
展開 韓國Neowine車規認證加密芯片ALPU-CV
■ASIC邏輯電路設計，免燒錄，操作簡單。
■IIC接口，支持400kbps傳輸速率
■雙電源模式：主動模式，待機模式
■內置 Power on Reset / OSC
■具有加解密功能，防止跳過驗證。
■通訊數據包含偽數據加密，防止探測模擬。
參數：
安全性：高性能非法復制保護IC、AES-128采用128位加密
容量：128位OTP單元用于用戶串行代碼
接口：IIC串行接口，支持高達400kbps
特點：內置通電復位功能、內置16MHz OSC、兩種電源模式：主動模式，待機模式
操作電壓：
-3.3V / 1.8V工作電壓
-6.5 V到VPP引腳的OTP寫入電壓
加密認證流程圖：
Neowine為客戶提供全套的定制型方案：
（1）技術上：Neowine以定制的方式為每一個客戶單獨定制一套算法，客戶間算法不兼容；并且采用固化的方法直接將算法固化到晶圓上而無需燒錄。
（2）硬件設計上：Neowine 加密芯片均采用ASIC方法設計，芯片內為純邏輯電路，封裝內有40多層邏輯電路整合了10萬多個邏輯門，爆力刨片破解難度可想而知。
（3）渠道上：Neowine 采用客戶-->代理商-->Neowine的封閉式渠道，保證客戶定制產品在市場上0流通。
韓國Neowine（紐文微）采用定制型方式，為每個客戶單獨定制一套獨立的算法，保證每個客戶的加密唯一性，方案商可以保護自身獨特技術程序不被惡意拷貝；歡迎咨詢：19168597394（微信同號）
展開 《MATLAB仿真技術與應用教程》
【目錄】
第1章 MATLAB仿真技術導論
1.1 仿真技術
1.2 MATLAB及其仿真簡介
1.3 MATLAB的仿真環境
1.4 本章小結
第2章 MATLAB仿真技術基礎
2.1 MATLAB仿真基礎之數值計算
2.2 MATLAB的程序設計
2.3 MATLAB的圖形繪制
2.4 本章小結
習題
第3章 Simulink仿真技術
3.1 Simulink簡介
3.2 Simulink基本操作
3.3 Simulink常用模塊介紹
3.4 仿真參數的配置
3.5 封裝子系統
3.6 本章小結
習題
第4章 電路分析應用
4.1 電路仿真概要
4.2 一般電路仿真
4.3 功率電子系統仿真
4.4 本章小結
習題
第5章 數字邏輯電路仿真
5.1 組合邏輯電路仿真
5.2 時序邏輯電路仿真
5.3 本章小結
習題
第6章 在MATLAB中進行數字信號處理
6.1 MATLAB數字信號處理技術導論
6.2 常用的信號
6.3 離散時間信號的分析
6.4 數字濾波器的設計
6.5 信號的實時處理——DSP Blockset
6.6 本章小結
習題
第7章 數字通信仿真
7.1 MATLAB通信仿真導論
7.2 信源編碼
7.3 數字信號的基帶傳輸
7.4 數字信號的載波傳輸
7.5 信道編碼
7.6 本章小結
習題
附錄A 信號處理工具箱函數列表
附錄B 通信工具箱函數列表
附錄C Simulink模塊列表
附錄D DSP Blockset模塊列表
附錄E Communications Blockset模塊功能列表
附錄F 習題參考答案
展開 【原創分享】電子百科全書—與門電路知多少
數字電路是邏輯的世界，這里處處講的是邏輯計算與邏輯關系，這恰恰與我們做一些文章，寫一些稿子類似。但是數字電路也叫作數位邏輯，既然與數有關。那么就先來談談數學。基本數學，有加法、減法、乘法、除法那么如果將這些運算帶入計算機中，用于電路實現。應該怎么實現？在這里要注意我們討論的二進制、十六進制。那么就需要破舊立新。
由此出現了基本數位邏輯計算，即：與、或、非。這是數字電路中的三大基本邏輯計算，包括后續的邏輯計算，以及數字電路設計，都會用到這三個計算。那么至于與非、或非、異或、同或無非是用三大基礎邏輯門進行的組合。這與基本數學倒很相似。學會了加法、減法、乘法、除法以后就會出現方程，四則運算等等。
下面就一邏輯計算之與門進行我們的數字電路邏輯運算之旅。
與門
與門又叫做及閘，前者為大陸名稱后者為臺灣名稱，二者雖叫法不同，但邏輯一致。
即：與門（and gate）又稱為amd閘，其為具有倆個或倆個以上的輸入端，與一個輸出端構成。其輸入與輸出為與門關系。
我們在日常生活中經常用邏輯關系表示真與假，那么在數字電路中用真代表1，用假代表0.
所以如果當所有的輸入端為真的話，那么其輸出就為真。
如果當有任意一個的輸出為假的話，其輸出就為假。
展開 干貨 | 數字電路最常見的17個問題總結
熟悉一下數字電路一些問題，從細節入手，溫故而知新。
01 什么是同步邏輯和異步邏輯，同步電路和異步電路的區別是什么?
同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。
電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作，而異步電路不使用時鐘脈沖做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。
由于異步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來對異步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始采用異步電路設計。
異步電路主要是組合邏輯電路，用于產生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產生的毛刺通常是可以監控的。
同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。
02 什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？
線與邏輯是兩個輸出信號相連可以實現與的功能。
展開 《Mater. Horiz.》浙江大學姚鑫驊/賀永：可回收的導電納米粘土，直接原位打印水凝膠柔性電子產品
（E）（I）由真空導通開關控制的邏輯電路的電路圖，顯示“ ZJU”的模式，（II）真空導通開關的工作機制，以及（Z）的（III）-（VI）順序圖像 邏輯電路。
圖
6使用導電納米粘土原位
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電子紋身。
（A）原位
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電子紋身的程序示意圖：（I）在皮膚上施加GelMA
（明膠水凝膠）
，（II）使用紫外線固化GelMA，以及（III）直接印模
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導電納米粘土基圖案。（B）（I）和（II）電子紋身的光學圖像，以及（III）作為功能電路的應用。（C）（I）作為腕部傳感器的電子紋身的光學圖像，以及（II）腕部彎曲到兩個不同方向的應變傳感器的標準化電阻隨時間的變化。
參考文獻
：
doi.org/10.1039/D0MH02065F
版權聲明：
「
高分子材料科學
」公眾號旨在分享學習交流高分子聚合物膠體學等領域的研究進展。上述僅代表作者個人觀點。如有侵權或引文不當請聯系作者修正。商業轉載或投稿請后臺聯系編輯。感謝各位關注！
【經典回顧】
2020年Nature/Science氣凝膠回顧展：世界上最輕的固體材料
加州大學圣巴巴拉分校《JACS》光開關和自修復高分子聚合物電解質
李昂/成一龍/陳學思《AFM》綠茶衍生物驅動抗菌水凝膠治療慢性糖尿病傷口
齊魯工業大學劉利彬《AFM》高電導率-40°C抗凍兩性水凝膠超級電容器，一萬次循環電容恢復近八成
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中科院北京納米能源所王中林團隊：超短溝道的壓電電子學晶體管
該工作系統地研究了二維超薄氧化鋅垂直方向上的壓電特性，利用金屬-半導體界面處產生的壓電極化電荷（即垂直方向上的壓電電勢）作為柵極電壓有效地調控了該器件的載流子輸運特性，并且通過將兩個超薄壓電電子學晶體管串聯實現了簡易的壓力調控的邏輯電路。這項研究證實了壓電極化電荷在超短溝道中“門控”效應的有效性，該器件不需要外部柵電極或任何其它在納米級長度下具有挑戰性的圖案化工藝設計。這項研究成果開辟了壓電電子學效應在二維非層狀壓電半導體材料的研究，并且在人機界面、能源收集和納米機電系統等領域具有潛在的應用前景。相關研究成果以 “Ultrathin Piezotronic Transistors with 2 nm Channel Lengths”發表在ACS Nano上。
展開 干貨 | 數字電路最常見的17個問題總結
熟悉一下數字電路一些問題，從細節入手，溫故而知新。
01 什么是同步邏輯和異步邏輯，同步電路和異步電路的區別是什么?
同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。
電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作，而異步電路不使用時鐘脈沖做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。
由于異步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來對異步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始采用異步電路設計。
異步電路主要是組合邏輯電路，用于產生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產生的毛刺通常是可以監控的。
同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。
02 什么是"線與"邏輯，要實現它，在硬件特性上有什么具體要求？
線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用oc門來實現(漏極或者集電極開路)。
由于不用oc門可能使灌電流過大，而燒壞邏輯門，同時在輸出端口應加一個上拉電阻。(線或則是下拉電阻)
03 什么是Setup和Holdup時間，setup和holdup時間區別？
Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。建立時間是指觸發器的時鐘信號上升沿到來以前，數據穩定不變的時間。
展開 【知識分享】CPLD/FPGA 內部結構與原理
它是作為ASIC領域中的一種半定制電路而出現的，即解決了定制電路的不足，又克服了原有可編程器件門電路有限的缺點。
由于FPGA需要被反復燒寫，它實現組合邏輯的基本結構不可能像ASIC那樣通過固定的與非門來完成，而只能采用一種易于反復配置的結構。查找表可以很好地滿足這一要求，目前主流FPGA都采用了基于SRAM工藝的查找表結構，也有一些軍品和宇航級FPGA采用Flash或者熔絲與反熔絲工藝的查找表結構。通過燒寫文件改變查找表內容的方法來實現對FPGA的重復配置。
根據數字電路的基本知識可以知道，對于一個n輸入的邏輯運算，不管是與或非運算還是異或運算等等，最多只可能存在2n種結果。所以如果事先將相應的結果存放于一個存貯單元，就相當于實現了與非門電路的功能。FPGA的原理也是如此，它通過燒寫文件去配置查找表的內容，從而在相同的電路情況下實現了不同的邏輯功能。
查找表（Look-Up-Table）簡稱為LUT，LUT本質上就是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的 的RAM。當用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發軟件會自動計算邏輯電路的所有可能結果，并把真值表（即結果）事先寫入RAM，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容，然后輸出即可。
下面給出一個4與門電路的例子來說明LUT實現邏輯功能的原理。
例：給出一個使用LUT實現4輸入與門電路的真值表。
表1-1 4輸入與門的真值表
從中可以看到，LUT具有和邏輯電路相同的功能。實際上，LUT具有更快的執行速度和更大的規模。
展開 干貨｜漫畫描述數字電路之時序電路
這種動作的觸發器被稱為D觸發器，具有在時鐘上升瞬間，保持（記憶）輸入狀態的功能，是一種時鐘同步時序電路。
D觸發器是時序電路的基本元件，用途廣泛，D觸發器的多級組合，可以做成移位寄存器、分頻電路等，也可用于CPU內部的寄存器等。
4SRAM是觸發器構成的嗎？
觸發器可以記憶H或L，1位的信息，大量排列觸發器，并使之具有可選擇性后，就可以構成SRAM。
由于SRAM的輸入輸出速度比DRAM和閃存的訪問速度高得多，所以，常用作CPU的緩存和寄存器。
盡管我們這樣說，實際上CPU中內置的存儲器或寄存器并非使用的是RS觸發器這樣的邏輯門。
由于使用邏輯門，會使電路規模變大，所以，一般使用4到6個FET，再經過優化構成存儲器的1位（圖A）。
圖A：SRAM的基本電路
5時鐘同步電路的必要性
我們分兩次，組合電路和時序電路，對邏輯電路的基礎進行了講解，實際上，在設計邏輯電路時，有很多應該注意的事項，其中特別重要的就是關于時鐘同步電路的注意事項。
在組合電路中，微小的信號傳輸遲延，都有可能造成輸出毛刺，盡管毛刺是一個極其短暫的信號，但也可以引起邏輯電路的誤動作，為了回避這個問題，就要使用時鐘同步電路。
圖10：時鐘同步電路的思路
圖10給出了時鐘同步電路的概要，如圖所示，其構造是在FF（觸發器）之間夾著組合電路，毛刺是組合電路在輸出穩定之前，輸出的短暫信號。
因此，在組合電路輸出穩定以后，再改變時鐘，用觸發器保持這個輸出，就可以回避這種誤動作了。
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