AC耦合電容是高速電路中出現概率很高的一種器件，也是SI仿真中值得研究的基本仿真模型之一。耦合電容的仿真模型，每個人都有自己不同的見解和看法，今天僅介紹一種我自己認為還比較符合耦合電容阻抗的一個HFSS模型。

   通常的耦合電容仿真模型是差分線+電容封裝pad（0402或者0201）+RLC邊界（也有人用perfect E），如下圖，這種模型在速率小于10Gbps時，是沒有任何問題的，如果速率更高比如25Gbps，那么這種簡化的模型就存在一點問題，如果去實際測試TDR，你會發現仿真和實測阻抗數據會有4~5ohm的差異，這么大的差異就得去分析定位原因了。

  

---

    通常PCB上的器件都會通過SMT進行表貼，手動焊接除外。在SMT之前會在PCB開窗的焊盤上刷上一層厚度均勻的錫膏，厚度為0.1mm（3.937mil），在過回流焊時，錫膏受到熱應力的作用，會從均勻的矩形膨脹成半橢圓形，膨脹后的高度大概在0.12mm~0.14mm之間，當速率達到25Gbps后，這個錫膏的影響就必須考慮了。

    另外，多層的MLCC陶瓷電容，我們是很難知道其背部的電極大小和數量信息的，這個時候只能根據實際測試的TDR值來反推一個簡化的block模型，我通常設定為一塊屬性為solder的長方體，尺寸參數化，根據實測數據來選定一個合適的值，下面為參考模型：

---

根據此模型做了一塊實驗PCB，仿真和實測TDR結果對比如下：從對比數據可以看出，該模型準確性還是可以的，跟實際的測試結果值相差最大1.25ohm（dx=dy=0)，其他幾種情況阻抗差異都在1ohm之內。

Parameter(mil)	實測TDR(ohm)	仿真TDR(ohm)
no gnd cutout	90.85	90.05
dx=0 dy=0	95.5	94.24
dx=1 dy=1	95.71	95.21
dx=3 dy=3	96.46	96.6

實測TDR曲線如下：

作者： liuzixiao925

來源：ANSYS電磁仿真