引言

CML Compiler生成的緊湊模型可用于多種平臺的電路原理圖設(shè)計和仿真。INTERCONNECT緊湊模型既可在獨立的INTERCONNECT設(shè)計平臺中使用，也可在Virtuoso互操作平臺中使用。Ansys Lumerical高級photonic Verilog-A緊湊模型可通過Cadence Spectre等SPICE求解器進行仿真。INTERCONNECT模型和Verilog-A模型各有其優(yōu)勢。本文將對比這兩種不同類型的緊湊模型，用戶可根據(jù)相關(guān)信息為自身應(yīng)用選擇理想方案。如需了解CML Compiler如何生成這些緊湊模型的信息，請查閱文末鏈接[1]。

INTERCONNECT模型

INTERCONNECT是Ansys Lumerical旗下的一款光子集成電路仿真器，可在時域和頻域內(nèi)對多模、雙向及多通道光子集成電路（PIC）進行建模。NTERCONNECT模型既可在獨立的INTERCONNECT設(shè)計平臺中使用，也可在Virtuoso互操作平臺中使用。無論哪種情況，INTERCONNECT都是用于求解光學(xué)元件的引擎。

• Standalone INTERCONNECT platform：INTERCONNECT提供了一個專為光子電路設(shè)計的原理圖設(shè)計環(huán)境及電路仿真器。INTERCONNECT還配備了用于仿真基本電路行為的primitive elements和filters。請查閱文末鏈接[2],了解更多關(guān)于此求解器的信息。
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• Virtuoso interop platform：Cadence Virtuoso、Spectre與Ansys Lumerical INTERCONNECT之間的集成，使用戶能夠協(xié)同設(shè)計帶有電子控制功能的復(fù)雜光子芯片，并對完整的electro-photonic電路進行協(xié)同仿真。如下圖所示，在此無縫工作流中，Virtuoso原理圖設(shè)計環(huán)境用于對電路的electrical和photonic部分進行完整的原理圖捕獲。Virtuoso可在后臺同時運行Spectre和INTERCONNECT引擎進行協(xié)同仿真，并在每個時間步交換數(shù)據(jù)，從而求解完整的electronic-photonic電路。有關(guān)該工作流的更多詳情，請訪問文末鏈接[3]。示例請查閱文末鏈接[4]。

CML Compiler利用用戶提供的數(shù)據(jù)構(gòu)建INTERCONNECT模型，這些模型可用于上述任一平臺。為了方便在Virtuoso中進行光子電路原理圖設(shè)計，CML Compiler還會自動生成Virtuoso symbols。請查閱文末鏈接[5]，了解如何為Virtuoso互操作構(gòu)建INTERCONNECT模型和Virtuoso symbols。

Verilog-A模型

Verilog-A模型是可通過SPICE求解器求解的analog behavior models。Photonic Verilog-A模型旨在利用標準的Verilog-A語言來描述光子器件的行為，該語言充分利用了成熟的electrical Verilog-A技術(shù)的優(yōu)勢。這些模型非常適合在EDA平臺上進行electro-photonic電路的協(xié)同設(shè)計。如下圖所示，電路electrical和photonic部分的完整原理圖均可在Cadence Virtuoso中設(shè)計，并利用這些photonic Verilog-A模型，通過Cadence Spectre對整個electronic-photonic電路進行仿真。

Ansys Lumerical photonic Verilog-A模型支持：

• 多種有源和無源光子元件
• 原理圖與版圖的一致性
• 雙向端口
• 多通道和多模式建模
• 小信號、噪聲和統(tǒng)計分析
• 信道串?dāng)_建模

基于Photonic Verilog-A模型的electronic-photonic電路示例，請參閱文末鏈接[6]。

CML Compiler可利用用戶提供的數(shù)據(jù)來構(gòu)建Verilog-A及其Virtuoso symbols。如需了解更多信息，請參閱文末鏈接[5]。

建模能力

以下是Ansys Lumerical INTERCONNECT與Verilog-A模型的對比。請參考此表，為您的電路設(shè)計選擇合適的平臺。

示例與基準測試

CML Compiler使用相同的source data來構(gòu)建Verilog-A和INTERCONNECT模型。盡管這些緊湊模型的物理實現(xiàn)方式不同，但它們的行為是一致的。為了驗證建模的準確性，我們用以下DWDM transceiver電路為例：

下圖展示了該electro-photonic電路在Virtuoso中的原理圖設(shè)計：

光子電路原理圖可使用INTERCONNECT模型或Verilog-A模型的symbols進行設(shè)計，并據(jù)此執(zhí)行Spectre-INTERCONNECT flow或photonic Verilog-A flow，以分析完整的DWDM transceiver電路。對于electro-photonic器件，INTERCONNECT和Verilog-A模型均包含electrical equivalent sub-circuit，用于建模其electrical loading效應(yīng)。以下是使用這兩種平臺進行的電路仿真結(jié)果對比：

可以看出，使用INTERCONNECT模型進行的電光協(xié)同仿真結(jié)果與Verilog-A模型的結(jié)果非常一致。

常見問題

Q: 哪個模型/流程運行更快？

A: 很多因素可能會影響整體仿真時間。列舉幾點：

• Simulation time step: Cadence Spectre支持自適應(yīng)仿真時間步長，而INTERCONNECT僅支持固定時間步長，通常為0.1ps至1ps，具體由用戶定義。因此，理想情況下，Photonic Verilog-A模型的運行速度應(yīng)快于INTERCONNECT模型。然而，當(dāng)模型（例如諧振器）引入微小的光時延時，Spectre的自適應(yīng)時間步長可能難以收斂，因此，在某些情況下，用戶可能不得不切換到固定時間步長，從而喪失自適應(yīng)時間步長的優(yōu)勢。
• Optical delay: INTERCONNECT的典型時間步長在0.1ps到1ps之間，這既能準確捕捉模型的光延遲，又能保持較高的仿真性能。然而，如果對Spectre強制采用相同的時間步長精度，其仿真時間將比INTERCONNECT 長得多。
• Frequency sweep: INTERCONNECT是一款專用的光子電路求解器，支持S參數(shù)分析。通過INTERCONNECT進行頻率掃描非常高效。相比之下，photonic Verilog-A模型通常是為適應(yīng)瞬態(tài)分析而構(gòu)建的。Photonic Verilog-A模型的頻率掃描通常以間接方式進行，即通過直流分析，這非常緩慢。掃描時間也會隨掃描點數(shù)的增加而線性增長。
• Model compilation: 在進行仿真之前，Verilog-A模型需要由Spectre預(yù)編譯為C/C++，而這一過程非常耗時，通常會隨著模型庫規(guī)模和復(fù)雜度的增加而呈線性增長。相比之下，INTERCONNECT則不存在此類開銷問題。
• 光載波信道的數(shù)量和電路的復(fù)雜程度也會影響仿真性能。

總體而言，仿真性能取決于具體應(yīng)用。以上述DWDM示例為例，Spectre-INTERCONNECT flow與photonic Verilog-A flow的仿真時間相當(dāng)。

Q: 我可以在同一個電路設(shè)計中混合使用INTERCONNECT和Verilog-A模型嗎？

A: 不。我們不支持將INTERCONNECT模型與photonic Verilog-A模型進行光連接，因為這兩類模型在根本上存在差異，并且它們沒有適當(dāng)?shù)男盘?信息交換機制來支持此類用例。

Q: 在上述平臺中，我應(yīng)該選擇哪個來滿足我的應(yīng)用需求？

A: INTERCONNECT和Verilog-A模型各有其優(yōu)勢，上述每種平臺都適用于特定的應(yīng)用場景。用戶應(yīng)根據(jù)自身的電路設(shè)計需求以及上述信息，為自己的設(shè)計選擇理想方案。但作為一條經(jīng)驗法則，我們可以考慮以下幾點：

• INTERCONNECT: 這是Ansys Lumerical專為光子電路仿真開發(fā)的專用工具，為純光子電路設(shè)計提供了理想平臺。
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• Virtuoso interop platform:該平臺融合了Ansys Lumerical NTERCONNECT以及Cadence Virtuoso和Spectre的優(yōu)勢，是進行包含高級光子元件（如激光器、非線性效應(yīng)等）的electro-photonic電路設(shè)計的理想選擇，尤其適用于需要仿真光子電路的頻域響應(yīng)以及完整電路的整體瞬態(tài)響應(yīng)的場景。
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• Ansys Lumerical photonic Verilog-A: 由于該平臺通過SPICE求解器對整個電路進行求解，因此對于希望建模electro-photonic電路且對SPICE求解器比對INTERCONNECT求解器更熟悉的IC設(shè)計人員而言，這是一個理想的選擇。該平臺同樣非常適合需要與其他供應(yīng)商提供的Verilog-A緊湊模型相結(jié)合的electro-photonic電路設(shè)計。在用戶需要創(chuàng)建custom Verilog-A緊湊模型以補充foundry Verilog-A PDK來實現(xiàn)其目標電路設(shè)計的應(yīng)用場景中，這一特性尤為有用。具體示例請參閱文末鏈接[7]。

推薦參閱

[1]CML Compiler reference manual

https://optics.ansys.com/hc/en-us/articles/360037565953

[2]INTERCONNECT page

https://www.ansys.com/products/photonics/interconnect

[3]Virtuoso interoperability - Circuit Design Flows using INTERCONNECT。

https://optics.ansys.com/hc/en-us/articles/1500012179982

[4]PAM4 Transceiver Virtuoso interoperability

https://optics.ansys.com/hc/en-us/articles/360042910173-PAM4-Transceiver-Cadence-Interoperability

[5]CML Compiler GUI。

https://optics.ansys.com/hc/en-us/articles/18482325075475

[6]Verilog-A PAM4 example。

https://optics.ansys.com/hc/en-us/articles/360042910313-Verilog-A-PAM4-Transceiver-Cadence-Interoperability

[7]Enabling Accurate Electronic-Photonic Co-Design with a Synergetic Workflow on GlobalFoundries Fotonix Platform

https://www.ansys.com/resource-center/white-paper/enabling-accurate-electronic-photonic-co-design-with-a-synergetic-workflow