報(bào)名 | 5nm InFO設(shè)計(jì)中的PI簽核方法介紹

Ansys中國

2022年4月20日 14:30

作為延續(xù)和超越摩爾定律的最大 “殺手锏” ，Chiplets和3DIC等高級(jí)封裝已成為當(dāng)前IC設(shè)計(jì)的必然趨勢(shì)。高級(jí)封裝在集成度、性能、功耗、設(shè)計(jì)自由度等方面帶來的優(yōu)勢(shì)不必贅言，但是同時(shí)它也帶了諸多挑戰(zhàn)。例如更高的設(shè)計(jì)復(fù)雜度，分析、驗(yàn)證和signoff的難度大大提升，同時(shí)還需要考慮到噪聲耦合、熱電耦合，機(jī)械應(yīng)力等各項(xiàng)因素。

4月27日，Ansys將推出主題網(wǎng)絡(luò)研討會(huì)『5nm InFO設(shè)計(jì)中的PI簽核方法介紹』，本次活動(dòng)特別邀請(qǐng)到中興微電子Sanechips高級(jí)物理設(shè)計(jì)工程師丁萍做相關(guān)介紹，歡迎預(yù)約本場活動(dòng)，了解更多詳情。

報(bào)名 | 5nm InFO設(shè)計(jì)中的PI簽核方法介紹的圖1

時(shí)間

4月27日（星期三），16:00-17:00

講師介紹

報(bào)名 | 5nm InFO設(shè)計(jì)中的PI簽核方法介紹的圖2

丁萍 | Sanechips高級(jí)物理設(shè)計(jì)工程師

丁萍，Sanechips高級(jí)物理設(shè)計(jì)工程師，專注先進(jìn)工藝及高級(jí)封裝項(xiàng)目的電源完整性設(shè)計(jì)及仿真，具有豐富的項(xiàng)目經(jīng)驗(yàn)和仿真經(jīng)驗(yàn)。

費(fèi)用

免費(fèi)

點(diǎn)擊預(yù)約即可報(bào)名

或掃碼提交報(bào)名信息

報(bào)名 | 5nm InFO設(shè)計(jì)中的PI簽核方法介紹的圖3

點(diǎn)播內(nèi)容推薦 | 3D chiplet設(shè)計(jì)電源完整性簽核解決方案

內(nèi)容簡介：Ansys RedHawk-SC具有綜合全面的功能和容量，以開展大規(guī)模chiplet仿真。并行仿真流程為chiplet電源建模提供了優(yōu)秀的解決方案，包括裸片間耦合噪聲，同時(shí)能夠保持芯片-封裝-系統(tǒng)協(xié)同分析的精度，通過RedHawk-SC_ET流程，我們能夠輕松裝配裸片并完全自動(dòng)地連接它們。