定制化和多芯片封裝讓傳統(tǒng)的芯片開發(fā)方法難以為繼...

本文原刊登于Semiconductor Engineering：《What’s Missing For Designing Chips At The System Level》

作者：Ed Sperling

 《半導體工程》對話Ansys副總裁兼半導體事業(yè)部總經(jīng)理John Lee、Synopsys集團總經(jīng)理Shankar Krishnamoorthy、賽靈思杰出工程師Simon Burke、以及加州大學圣地亞哥分校（UCSD）計算機工程學和電子與計算機工程系教授Andrew Kahng，一同探討先進封裝與節(jié)點的設計挑戰(zhàn)。

圖1：（從左至右）依次是Ansys副總裁兼半導體事業(yè)部總經(jīng)理John Lee、Synopsys集團總經(jīng)理Shankar Krishnamoorthy、賽靈思杰出工程師Simon Burke、以及加州大學圣地亞哥分校計算機工程學和電子與計算機工程系教授Andrew Kahng

 《半導體工程》：與以往不同的是，在高級節(jié)點上開展的芯片設計越來越多地采用獨特的架構(gòu)，因此，現(xiàn)在每次開展新設計時所面臨的問題都會截然不同。我們是否仍然可以采用分而治之的方法？亦或目前只能在系統(tǒng)級處理所有問題？

Krishnamoorthy：毋庸置疑，我們看到整個行業(yè)都在采用域?qū)Ｓ玫募軜?gòu)。它被視為一種能夠大幅提升性能功耗比的方法，但每種架構(gòu)都會有其相應的獨特挑戰(zhàn)。通常而言，我們看到大量架構(gòu)專門開發(fā)用于AI訓練與推斷，因此，從這些芯片的構(gòu)建方式以及所面臨的挑戰(zhàn)來專門研究這個垂直行業(yè)將會非常有意義，然后可以為這一類應用開發(fā)具有針對性的解決方案。面向AI垂直行業(yè)主要依靠大量的塊復制，在超低工作電壓下確保電源完整性需要面臨眾多挑戰(zhàn)，因為不僅功耗是一個大問題，而且在處理存儲器和計算塊之間的訪問時也存在一些挑戰(zhàn)。我們將超低的工作電壓視為一個巨大的機遇，其有望在流程早期階段提高電源完整性以及在流程每一步的協(xié)同設計中確保電源完整性。此外，我們還看到了一些巨大的機遇，比如引入布局規(guī)劃相關的技術、采用創(chuàng)新方法處理多個復制塊，采用結(jié)構(gòu)化布線技術實現(xiàn)各個計算塊之間的相互連接，降低計算機到存儲器的時延，以及引入能夠顯著優(yōu)化時延的3D-IC技術等等。您需要集成型座艙來整合計算和存儲器以及它們之間的所有連接，并在同一個座艙中集成多物理場分析。也許在一些垂直領域中，深入理解這些設計挑戰(zhàn)十分有意義，然后可以開發(fā)定制解決方案。我們也可以看到，在這些特定的垂直領域中開發(fā)定制解決方案，能夠獲得非常好的投資回報。

Burke：如果您回顧一下FPGA的應用市場，尤其是數(shù)據(jù)中心、無線、汽車和手機。在五年前，通用產(chǎn)品還可以部署到任何行業(yè)，而在數(shù)據(jù)中心方面，我們現(xiàn)在看到行業(yè)對性能的需求急劇上升，需要通過硬件專業(yè)化來加以應對。過去，行業(yè)只關注性能，如今，行業(yè)關注的是性能功耗比，這意味著不能簡單地通過消耗大量功耗來提高性能。最終我們將采用專業(yè)化的方法來同時優(yōu)化性能和功耗。再來看看當今數(shù)據(jù)中心的CPU，我們會發(fā)現(xiàn)它更像是一位“管理者”，而非“工作者”，它可以把計算卸載到FPGA或ASIC等其他部分。即使是在汽車中，我們也能看到非常專業(yè)的芯片，這種芯片需要具有較長的使用壽命而且無需消耗太多的功耗。毫無疑問，汽車中肯定不能消耗數(shù)千瓦的功耗，在手機市場，曾有多種采用CPU或者FPGA的不同廠商的解決方案，僅僅由于封裝、成本和功耗方面的原因，廠商們正在整合包含了所有這些功能的更專業(yè)的產(chǎn)品。雖然每個市場背后的推動因素不盡相同，但從通用硬件轉(zhuǎn)向更專業(yè)、更獨特的硬件已成為現(xiàn)實，這對FPGA構(gòu)成了一定挑戰(zhàn)。因為我們的業(yè)務基礎是，用戶對通用產(chǎn)品進行重新編程，以實現(xiàn)各種功能，而現(xiàn)在的專業(yè)化已經(jīng)開始對其有所影響。因此，我們最終在芯片上增加了大量IP，以解決那些高性能的細分市場需求。而隨著時間的推移，市場的統(tǒng)一性正在不斷提高。

Kahng：對于2.5D專業(yè)化，行業(yè)確實需要關注NRE的可擴展性，比如當產(chǎn)品中包含多個芯片而不是單個芯片時，驗證和測試方面就會有繁重的負擔。為了支持這種寒武紀式的芯片創(chuàng)新大爆發(fā)，需要對NRE進行適當程度地擴展，這就是行業(yè)近期所面臨的一些挑戰(zhàn)。

Lee：在設計和分析中都需要采用層級方法。比如在分析中，絕對需要準確的自下而上模型以及準確的自上而下模型。例如，如果您正在查看一個特定的復制塊，重要的是您應該在原位查看這個塊的內(nèi)部，了解它的系統(tǒng)級環(huán)境，與它相鄰的塊以及它們的行為。但是這些模型需要有極其復雜的結(jié)構(gòu)，原因是這個特定的實例所發(fā)生的狀況，無論是功能塊還是多芯片系統(tǒng)中的芯片組，很大程度上取決于它周圍實際發(fā)生狀況的邏輯行為。這就意味著，我們需要一套具備多物理場感知能力和行為感知能力的復雜層級模型。這是我們認為很有前景、也備受關注的一個領域。

《半導體工程》：我們看到整個行業(yè)在向左和向右轉(zhuǎn)型的過程中發(fā)生了一系列的變化，最終突破了傳統(tǒng)的壁壘。現(xiàn)有的工具是否能夠適應這些變化，或者我們是否需要在不同的時期采用不同的工具？

Kahng：我們現(xiàn)在通過一種比以往更加靈活的方式來使用這些工具。我們可以看到，流程仿真被嵌入到簽核和許多自動調(diào)試工作中，這些都有助于滿足進度要求。此外，DTCO、尋徑和機器學習方面已經(jīng)初具雛形，而且預測功能有助于縮短保護間隔。EDA廠商也正在通力合作，從而更緊密地整合傳統(tǒng)的技術類型，并縮短任何給定迭代的時延。

Krishnamoorthy：當我們提及系統(tǒng)復雜性這個詞時，基本上所有的傳統(tǒng)邊界都需要被重新審視。我們需要探索這些邊界之間的融合，以獲得最佳結(jié)果。在過去的5年里，由于在性能功耗比或其他關鍵指標方面取得了最大的進步，跨傳統(tǒng)邊界的融合得到了快速的發(fā)展，也取得了顯著的優(yōu)異成果。傳感器與分析相結(jié)合所帶來的真正連續(xù)性就是一個良好例證，我們已經(jīng)將監(jiān)控器和傳感器以及整個大數(shù)據(jù)方法融入至芯片分析和設計簽核魯棒性分析中。同樣地，我們基本上將多物理場分析與所有的設計和簽核技術結(jié)合使用，從而真正實現(xiàn)對實際問題的并行分析以及對時序、信號完整性和功耗的實際影響，這是我們行業(yè)的下一個發(fā)展方向。所有邊界都將得到融合，但我并沒有看到終端用戶從根本上對工作職能做出調(diào)整，簽核工程師仍然在做簽核方面的工作，而實施工程師仍然負責實施方面的工作，但他們的工作范圍擴大了。過去，時序簽核工程師可能會把工作交接給電源軌工程師，但如今，時序工程師和電源軌工程師密切合作，共同完成芯片簽核。或者類似地，傳統(tǒng)的前端和后端會進行交接，但如果您想要獲得最佳的性能、功耗和面積（PPA），那么這種傳統(tǒng)模式不再適用于最新的節(jié)點。因此，為了取得更好的成果，各領域的工程師相互之間需要更多地配合和學習，不但需要在技術領域之間進行融合，而且需要在客戶的各個工作職能之間進行融合，這樣才能獲得更出色的成果。

Burke：目前我們可以看到一個有意思的趨勢，其部分原因在于摩爾定律逐漸放緩，那就是為了同時獲得功能、容量和規(guī)模，我們正在朝著多硅芯片解決方案發(fā)展，而且這些芯片必須能相互通信。現(xiàn)在我們在使用interposer和其他新穎技術，讓芯片能以更快速度、更低時延實現(xiàn)相互通信。過去我們是在一塊硅芯片里完成這些工作的，現(xiàn)在的系統(tǒng)級解決方案涉及多種技術，進一步加劇了整個問題的難度。其中一個影響在于，我們目前所處的狀況是，并非全部硅芯片都采用相同的工藝節(jié)點或來自同一家芯片制造商，如果要將不同的制造商和節(jié)點結(jié)合在一起，這將使收斂過程變得異常復雜。在整個系統(tǒng)中，工藝角并不能完全匹配。它們包含不同的定義、不同的電壓、不同的規(guī)格。這不僅涉及靜態(tài)時序分析（STA），還涉及熱、電遷移和IR（EMIR），甚至布局與原理圖（LVS）和設計規(guī)則檢查（DRC）也在某種程度上受一定影響，從而導致更復雜的系統(tǒng)級問題，這對后端的每個人都有影響。

Lee：與需要經(jīng)過封裝和電路板的情況相比，如果把多個芯片放置在一個interposer上，信號的速度（即芯片間的通信速度）將會更快。其中一個挑戰(zhàn)在于，在interposer上，或者甚至在配備高速SerDes的芯片中，電磁干擾或串擾的影響會越來越大。因此，電路板設計人員一直以來用于實現(xiàn)信號完整性的許多方法，現(xiàn)在也被應用到3D-IC設計中。

Burke：從系統(tǒng)的角度來看，把兩個芯片放置在interposer上，能實現(xiàn)芯片之間的通信提速。如果從硅芯片的角度來看，突然把一半的硅芯片放在另一個單獨的芯片上，整個過程就會減慢，因為必須穿過其他的元件才能訪問那個芯片。由此可見，通信速度是有所改進還是有所下降，主要取決于看待問題的角度。無論怎樣，我們看到芯片設計團隊和封裝團隊正在通力協(xié)作，相互融合。但是如果把四個芯片連接到interposer，從芯片1到芯片4則需要一段時間，這個距離很遠，我們無法超越物理法則。雖然芯片變大了不少，但它仍然需要花費相同的通信時間。有許多新的技術可以幫助您縮短芯片之間的物理距離，而且在降低時延的同時，提高帶寬并加快通信速度。在這些偏向機械的物理領域中存在大量的機遇，封裝解決方案將為我們帶來大容量芯片，并阻止摩爾定律的放緩。但是它們也有其自身的復雜性，主要體現(xiàn)在后端簽核上。您如何確保系統(tǒng)能正常地運行，并且在安裝硅芯片后也能繼續(xù)正常運行？

Kahng：在2D環(huán)境中，系統(tǒng)與技術之間的交接非常清晰，并且可輕松管理bump規(guī)劃、分區(qū)規(guī)劃、NoC等方面，而我們正在從該環(huán)境轉(zhuǎn)移到多芯片的環(huán)境，后者不僅具有更多的動態(tài)交接，而且對協(xié)同設計有著更嚴苛的要求。有助于高效率、可擴展協(xié)同分析的跨系統(tǒng)和技術邊界抽象層級仍然尚未實現(xiàn)。

Krishnamoorthy：面向設計人員的整個3D工作流程非常不連貫。設計探索、構(gòu)建、分析和簽核工作并不能在同一個環(huán)境中完成。您不妨看一下我們在SoC設計中采用芯片級設計所實現(xiàn)的收益，我們將各個方面融合到統(tǒng)一環(huán)境中，這樣我們就能在各流程階段顯著加速協(xié)同優(yōu)化。正基于此，3D-IC設計足以掀起一場顛覆性的技術變革，當然這還涉及架構(gòu)探索等諸多方面。如果您有一個單片RTL，您如何判斷應該將RTL的哪個部分放到什么芯片上呢？這不僅涉及到成本方面的考量因素，還涉及到頂級收斂的考量因素。在我們面前，還有許多十分有趣的問題等待解決，但是我們需要采用合適的設計環(huán)境來實現(xiàn)多芯片設計。 

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Marc Swinnen | Ansys, Sr. Product Marketing Manager

Marc曾在Cadence、Synopsys、Azuro和Sequence Design擔任市場和技術支持職位，擁有大量數(shù)字和模擬設計工具的經(jīng)驗。他在比利時魯汶大學/IMEC獲得電氣工程碩士學位和工業(yè)管理碩士學位，在加州圣何塞州立大學獲得MBA學位。

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