翻譯：上海安世亞太

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在移動計算和通信技術的推動下，SoC在硅集成技術、先進的低功耗技術以及采用多種封裝技術來滿足更高的性能要求等方面迅速發展。物聯網（IoT）正在為聯網設備和系統開辟新的應用領域，其中低功耗、高性能和可靠性成為首要的關注點。由于溫度對功率、性能和可靠性會產生巨大影響，因此要求設計師在設計流程中必須要進行精確的熱分析。

在FinFET或FDSOI等先進的工藝技術中，導線的寬度和間距減少，電流密度增加，導致導線上的線溫度（ΔT）升高。通常，這是導線之間的自發熱效應和熱耦合造成的，會影響芯片的可靠性和性能。自發熱產生的功耗定義為I2R，其中I（電流）可以是電源/地線上的IAVG或信號線上的IRMS。傳統方法是使用整個芯片最壞情況下的平均溫度來進行電遷移(EM)sign-off。這種方法不僅低效，還沒有將熱點熱量問題考慮在內。因此，在優化導線設計的同時，估算導線的實際溫度是保證可靠性的必要條件。由于現代芯片中有著大量的導線，所以在所有導線上應用直接的熱場求解方法（如有限元法）是不可行的。本文介紹了一種創新方法，用于高效、精確地計算與自熱效應有關的溫升對數百萬條導線產生的影響。還介紹了兼顧自熱效應和芯片封裝系統(CPS)熱環境的熱感知EM方法。

圖1：電遷移的熱影響

芯片的導線溫度是關鍵數據，用于確定導線上的允許電流，以滿足Black方程（圖1）中所述的預期平均失效時間（MTTF）。這用于預測金屬導線的EM可靠性故障，隨著時間的推移會導致不希望出現的開路或短路。導線/器件溫度影響功耗（尤其是泄漏功耗，它是溫度的指數函數）、電阻、EM限值，進而影響EM、IR/動態壓降、信號完整性、ESD和定時。

精確估計導線在數千個時鐘周期內的穩態溫度需要以下輸入：

1、CMOS設備在實際工作狀態（即切換模式或空閑模式）下的功耗

2、封裝中芯片的熱環境，如熱導率分布，包括用于三維IC設計的多晶粒加熱，以及CPS配置的變化

3、導線的自加熱分量，通常由導線之間的熱耦合和流經導線的平均或均方根（RMS）電流的功率耗散引起。

通常，設備發熱是芯片總功耗的主要部分。芯片級功耗分析工具，如Ansys、RedHawk或Totem生成芯片熱模型(CTM)，該模型以精細的網格功耗圖表示設備加熱的影響。Ansys Sentinel-TI是一個有限元工具，用于模擬和求解集成電路封裝（如3D-IC）中芯片的熱分布。該模型使用CTM功率以及來自板級CPS分析的系統熱邊界條件，或使用Ansys Icepak的系統級熱分析，這是一種使用計算流體動力學（CFD）仿真的系統級熱求解方法。CTM包含芯片的總功耗。這包括與溫度相關的設備漏電功耗和內部連接層金屬分布數據。

盡管芯片內部連接層中導線的自加熱只占總功耗的一小部分，但當技術擴展到16/14nm及以下時，導線上的電流密度和電阻都會增加，導致局部自加熱和溫度顯著上升。芯片上的導線段數以百萬計，因此很難使用場求解器（如FEM或CFD）求解自加熱問題。RedHawk和Totem使用了一種新穎有效的方法來計算導線的溫升以及熱耦合效應。為了精確進行EM分析，將CTM流的基礎溫度與導線上的溫升結合在一起，利用包含導線自加熱和熱耦合的新方法來進行計算。

圖2：設備和導線上的自熱引起的熱耦合

設備和導線上的自加熱引起的熱耦合如圖2所示。利用通用有限元分析工具Ansys Mechanical對埋在介質中的每根導線后端(BEOL)自加熱(T)的增加進行預演。預演過程考慮了幾何和物理因素。這些因素包括電流、導線的電阻和幾何形狀、電介質層的厚度、電介質的位置和熱導率以及附近金屬的含量。介質中的溫度衰減行為是計算導線間熱耦合的關鍵。有了T和溫度衰減特性，利用線性疊加法就可以方便有效地計算導線間的熱耦合。

圖3：CPS環境中的3D-IC封裝（右）和CFD的熱邊界條件（左）

使用Icepak生成的邊界條件對3D-IC進行CPS熱仿真的結果如圖3所示。用有限元和/或CFD場求解器求解CPS導電固體邊界外的熱對流和輻射。最終的溫度感知EM分析是使用高分辨率（圖4）和在與實際CPS環境兼容的溫度水平進行下的。這種方法允許設計人員在芯片設計sign-off流程中輕松識別和修復超過EM上限的導線。

圖4：具有CPS熱環境和導線自加熱考慮的信號線的EM限制百分數

在自加熱預表征過程中，采用有限元法對硅襯底介質層中的導線進行了詳細的三維建模。圖5舉例說明了分析模型和導線的典型溫度分布，包括進入介質的衰減狀態。這種仿真方法為有效預測給定導線的幾何和環境配置下每根導線的溫升提供了依據。

圖5：用于表征電介質層中導線溫升的三維有限元模型

使用類似于圖6的模型來描述上述仿真的溫度衰減行為。通過使用具有導線尺寸、間距、加熱導線的高度/位置和衰減方向參數的導線陣列來獲得導線之間的熱耦合。熱耦合分析結果表明，導線內部的自加熱會使溫度升高。導線的可靠性是芯片最終溫度的函數，是使用隨溫度變化的CTM功率圖對芯片-封裝-系統的熱影響的函數。在CPS環境中迭代之后，溫度和功率收斂，顯示出連續的溫度分布和功率圖（圖7）。對于多芯片和3D-IC設計，CTM和CPS方法同時提供了芯片上溫度分布的收斂性。收斂的熱分布與導線熱耦合相結合，為溫度感知EM分析提供了一個完整的解。

圖6：介質層中嵌入的自熱導線的溫度衰減

由于設備或管線前端(FEOL)加熱（圖2和圖7）而產生的層和導線上的基礎溫度是基于CTM的熱分析（圖3）計算的。

圖7：來自CTMd FEOL設備功率（右）和作為導線基礎溫度的芯片層上的熱分布

總之，隨著包括FinFET在內的先進工藝技術，隨著SOC密度的增加，芯片內部的由熱引起的電遷移也隨之增加，這是一個主要的可靠性問題。

Ansys開發了一種創新技術，該技術利用導線的自加熱引起的T和熱耦合來精確、有效地計算當今SoC中數以億計的納米導線的溫度，而不是采用傳統的基于最壞情況下的平均溫度的方法。Ansys提供一種溫度感知EM方法，利用自加熱和芯片封裝系統熱環境，使設計人員能夠為移動、通信和汽車等市場制造最可靠的IC。