作者：黃燁鋒

EET電子工程專輯原創

此前我們花相當多的篇幅探討過業界主流的10nm、7nm、5nm工藝，感覺探討的廣度還是基本到位的，雖然可能現在回頭看有些地方存在一些貽笑大方的錯誤。不過跟進這些尖端制造工藝，對理解整個行業也是有價值的。

在3nm技術還沒有特別系統、通俗的呈現，也尚無芯片成品出現之前，可以來談談3nm之前主要尖端半導體制造廠的制造工藝：其實也就是三星和臺積電，畢竟對標臺積電、三星5nm的Intel 7nm到現在也還沒影。尖端工藝市場玩家減少，對我們探討這類話題感覺也是極有好處的。

恰好前不久臺積電也在一年一度的Technology Symposium之上更新了接下來的工藝規劃;三星此前也談到過3nm之前的工藝路線。借此機會我們做個簡單的匯總，雖然可能在信息呈現上會比較零散。

在此之前，仍然建議有興趣的同學前往電子工程專輯主站閱讀我們此前撰寫的有關10nm/7nm和5nm的文章，會對這篇文章的理解更有幫助。

當代尖端工藝技術更新

三星在在IEDM 2020上給出了從10nm到4nm這幾代工藝節點性能、面積、功耗上的變化。這個對比是基于相同的處理器核心IP(Cortex-A75/A57)，應該是在邏輯電路上頗具代表性的。雖然下面這張圖的柱狀條也存在不成比例的問題，不過從中還是能夠看出這些年半導體尖端工藝的演進，每年工藝迭代平均讓性能提升了9.8%，CPU核心面積減少24%，功耗降低17%。這張圖或許也能作為行業進步的大方向來看：

首先來看看當代工藝的一些改進，主要是現有7nm、5nm的技術更新。三星最新的路線圖跟2019年在三星SFF公開的那張是有一些變化的。下面這張圖中至少多出了3個新的工藝節點，還有節點位置上的調整，比如說相對顯著的是4LPE/4nm，從原本從屬于7LPE同代演進，改為一次完整迭代——這個會在下文中提到。

此前的工藝中，從屬10LPE工藝演進中，三星增加了一個8LPA。三星表示相比于8LPU，8LPA實現了10%的性能提升和15%的功耗縮減。另外在7LPP工藝以下多出5LPP，算是改進版的5nm節點，相比5LPE有5%的性能提升、10%的功耗縮減。新增的4LPP演進會在下文中提及。

回顧一下三星的5nm工藝。之前的文章多次提過，臺積電和三星在7nm之后的路線規劃是存在較大差異的。尤其臺積電N5工藝是屬于N7工藝的完整迭代，而三星的5LPE(和新增的5LPP)本質上屬于7LPP的同代工藝演進。所以N5和5LPE的競技舞臺其實還是有極大差異的。

三星在用詞上一向都比較“考究”，完整工藝迭代叫innovation，而同代工藝的BKM更新叫evolution——可能叫BKM更新有點不合適，畢竟5LPE相比7LPP實際的性能、效率、晶體管密度提升還是遠超一般的BKM更新的(0.75倍的邏輯電路面積縮減/10%性能提升/20%功耗下降)。

5LPE是去年下半年開始大規模量產的，高通驍龍888就是采用了該工藝的代表性產品。一個家族內的工藝演進通常也意味著可復用的IP，以及金屬層方面的一些優化措施、標準單元的小幅變化等——晶體管和SRAM單元基本保持一致。三星原本的路線是更早地在7nm工藝上應用EUV技術，以及更早地在3nm工藝上應用GAA晶體管，這些都是眾所周知的了。所以5LPE成為其中的一個過渡產品。

總體上來看，5LPE和7LPP的晶體管是基本類似的，fin pitch(鰭間距)為27nm，gate pitch為54nm/60nm(面向不同性能和功耗需求的兩種單元)，gate length(柵極長度)也在8-10nm(以前所謂的幾nm工藝指的就是這個位置的尺寸，不過現在幾nm工藝的說法更具象征意義，而不再指代任何實際的物理尺寸)。

從Wikichip最新的數據來看，5LPE和7LPP的SRAM存儲單元尺寸也基本差不多，包括面向高性能的單元大小是0.032μm2，高密度單元則為0.026μm2，和臺積電N7工藝基本處在同一水平線上，比N5工藝還是有比較大的差距。不過三星也提到測試中，SRAM部分Vmin等參數表現有提升。

5LPE標準單元方面的變化此前的文章已經多有提及了，主要是引入了一種新的6T UHD單元，實現了更高的密度(超高密度);而7.5T HP單元的基本情況不變。這里就不再費筆墨贅述了。

提供一個有關5LPE工藝改進的新資訊：7.5T HP和6T HD這兩種單元有著不同的gate pitch，所以gate之間的結構自然就有變化。S/D cavity(源/漏極腔)會存在差異，HD單元的這個腔會更深、更長，于是溝道應力、寄生電容等都會有差別。這部分的變化對性能會有影響。這部分區域的Si與SiGe外延生長，對于減少寄生電阻、提升驅動電流是比較關鍵的;但也會增加gate和源極漏極之間的寄生電容從而在電路級別上對性能產生影響。

三星對此作了蝕刻工藝上的提升，主要強調減少溝道的電阻差異，令兩種標準單元做到匹配。對于gate pitch更大的HP單元而言，在溝道電阻方面有大約20%的改進，βdc獲得較大提升;HD單元的源極漏極摻雜改進，在接觸電阻方面相比7nm分別有nFET 15%和pFET 25%的提升。如此一來兩種單元接觸電阻方面的偏差控制在了3%以內，據說此前7nm工藝中兩種標準單元的偏差有10%。

總的來說，5LPE在nFET和pFET上都獲得了15%的βdc提升，對比相同的7nm HP單元βac提升超過10%。三星另外提到他們測試了采用7LPP和5LPE工藝的相同設計的芯片，在相同IDDQ(靜止狀態下VDD供電的電流，即在一次開關完成后，下次開關之前的供電電流)之下，Vmin有10%的降低。

臺積電這邊，這次Technology Symposium上提及的N7、N5的演進情況似乎沒有什么太大變化，如上圖所示。N6同樣是其7nm家族的工藝，相比N7+采用了更多的EUV光刻層，這也不是新鮮事了。臺積電也在會上提到，“2021年5G移動和AI加速器的增長下，N7仍然是供給的關鍵。”

N5家族同代演進中包含N5P、N4等。和N7時代的N7P一樣，N5P也屬于N5的性能增強版。臺積電宣稱N5P能夠提升至多5%的頻率，或降低至多10%的功耗。在設計或IP的遷移上，從N5到N5P應該也會比較平滑。

除此之外，針對制造工藝，這次臺積電更多著眼具體的應用，做工藝上的改進——某些工藝的更新周期會相對比較久。不過這樣一來，可能本文有關工藝更新的討論，與上述三星工藝的討論就不在一個維度上了，比如說臺積電這次提到針對射頻的工藝改進，其實三星也有(如前不久三星比較高調地推了8nm RF制程，還給晶體管取了個名字叫RFextremeFET，著意于5G市場)——只不過雙方公開的信息是不對稱的，很難直接比較。所以我們也只能對雙方公開的信息做個基本的羅列了。

具體的應用上，首先是HPC性能需求，HPC應用方向比較關注供電電壓的的overdrive，也就是高于標稱的工藝VDD的需求。所以臺積電預期會在今年第四季度提供N7HPC，明年二季度提供N5HPC工藝，來支持overdrive，上面這張圖是對應Ion和Ioff，N7HPC相比N7的變化。臺積電上次專門面向HPC推工藝是28nm時代的事情了。對應這兩個面向HPC應用的工藝，臺積電也會推SRAM IP設計。

對應的N5HPC也能提供更高的頻率，對于需要高頻的通用處理器也是適用的。

針對5G、WiFi 6/6E、藍牙、雷達成像等市場需求，臺積電也有對應的動作。N6RF是臺積電在Symposium上特別提到的工藝，上面的曲線圖是N6RF與N16FFC-RF的對比。這里Ft(cutoff frequency，與器件溝道長度成反比)和Fmax(maxium oscillation frequency，與Ft的平方根成正比)是兩個描述RF性能比較重要的指標。

汽車應用中有個N5A工藝，把N5工藝的特定產能用于汽車應用芯片市場，計劃明年第三季度之前完成所需的認證。據說N5A延續了N5的性能、效率、邏輯密度，當前處在開發階段。

另外會上也有公布一些不屬于尖端工藝上的改進。比如N28HPC+RF與N16FFC-RC工藝的加強，比如gate寄生電阻方面的變化。針對LNA應用，臺積電也對SOI 130nm和40nm工藝的改進。針對IoT和邊緣應用，臺積電也提供針對帶電池設備要求ULP(低功耗)與ULL(ultra-low leakage)靜態功耗的工藝平臺。這些信息整體比較零散，不過也算是對尖端工藝未來應用方向的一個簡單整理了。

過渡至3nm之前的4nm

在三星的計劃表中，7nm和3nm之間的空檔是用6nm、5nm、4nm來填充的。2019年的三星SFF論壇上，三星還是將6LPP、5LPE和4LPE都放在7LPP下面作為同代工藝的。但在IEDM 2020更新的路線圖上，橫向的innovation還是發生了變化的，主要是4LPE獨立出來了——起碼就這張圖來看，是成為了一個完整迭代的工藝節點的。

2019年公布的三星foundry工藝演進路線

2020年公布的三星foundry工藝演進路線

這一點可能是早前三星計劃之外的，畢竟7nm家族多出一個5LPP演進，4nm也多出4LPP演進——若加上之前的6LPP，感覺7nm這個節點延伸出了太多BKM更新。

不過其實這次的變動并不是營銷方式上的簡單變化，三星的4nm工藝的確將發生晶體管間距、結構方面的變化。那么將其放到橫向的innovation上，好像也沒什么問題。4nm也因此將成為三星的最后一代FinFET晶體管工藝。

規劃中4LPE的金屬層M1間距會從此前的40nm縮減至28nm——這個變化還是比較大的，可能意味著這一層需要采用EUV雙重曝光。M3間距也從36nm縮減至32nm。4nm節點標準單元高度會縮減到200nm。Wikichip另外給出數據稱，三星4nm工藝的fin pitch會縮減4nm，達到25nm——不過這個消息并未得到確認。

基于此，Wikichip預計三星4nm工藝200nm高的單元，晶體管密度大約在137MTr/mm2左右;對比于三星5nm節點晶體管密度約為127MTr/mm2。其實這個值仍然是低于臺積電N5的HD單元的(173MTr/mm2)。

值得一提的是，4LPE這一代工藝演進多出了4LPP。三星表示4LPP相比4LPE會實現5%的性能提升和10%的功耗降低;并宣稱是“GAA之前，實現最佳PPA的第5代EUV節點”。

臺積電N4工藝原則上還是屬于N5工藝的同代演進，和N5、N5P、N5HPC都屬于一個家族，也是以更好的PPA實現與N5設計規則的兼容和設計的平滑遷移。

有關臺積電N4的公開信息也不多，通過BOEL的加強實現功耗、性能表現的加強;并藉由所謂的optical shrink來實現6%的die尺寸縮減——這個表達其實也挺模糊的;使用和N5一樣的設計規則、設計基礎設施、SPICE仿真程序以及IP。

N4也會用到更多的EUV層，減少所需的mask掩膜數量、工藝步驟和成本。N4雖然不是什么大版本迭代，但據說對臺積電而言也會是未來主流SoC的重要制造工藝。臺積電計劃N4在第三季度實現風險生產，達成HVM會在今年末或明年初。

通往未來的3nm

3nm不是本文要談的重點，不過就像之前說的，3nm對于三星而言是個躍進的重點。因為三星在3nm節點上就要開始用GAA晶體管結構了，就像當年7LPP早于N7開始用EUV一樣。三星實際要在3nm上應用的是名為MBCFET的納米片方案。

三星此前宣稱明年其3nm工藝就能進入大規模量產，不過另外三星還在IEDM上更新了一組數字，即其3nm工藝實現了相比7nm工藝10-15%的速度提升和25-30%的功耗降低。注意對比的是7nm工藝。以這個數字來推算，可能最早的3nm GAA在表現上并不會太出色——迭代工藝弱于上代+++工藝原本是Intel的傳統。而且這個數字也弱于三星在2019年給出的數字。

臺積電的N3則明確仍是FinFET晶體管，預計量產是在明年的下半年，下個季度出v1.0 PDK，廣泛IP授權是明年Q2/Q3。臺積電給出的數字是N3相比N5實現了同功耗下10-15%的性能提升，同性能下25-30%的功耗降低，邏輯電路密度提升70%，SRAM密度提升20%，模擬電路密度提升10%。不同單元庫的性能與面積效益提升如上圖。就這些數字來看，在3nm節點上，臺積電的領先優勢仍然是相對明確的。