一，從電源完整性來考慮PCB的設計

1，去耦電容的布局

高速PCB設計中，去耦電容起著重要的作用，它的放置位置也很重要。這是因為在電源向負載短時間供電中，電容中的存儲電荷可防止電壓下降，如電容放置位置不恰當可使線阻抗過大，影響供電。同時電容在器件的高速切換時可濾除高頻噪聲。對于去耦電容的放置，我們知道，如果位置不當的話會增大線路阻抗，降低其諧振頻率同時影響供電。小容值電容去耦路徑短，所以一般擺放靠近IC，否則起不到去耦效果；大容值電容去耦路徑長，擺放位置相對寬松一些。所以輸入電源，一般是先經過大電容，再經過小電容，再進入IC芯片。

2，電源回路的設計

電源回路的設計要保證電源完整性，我們知道，良好的電源分配網絡是必不可少的。首先對電源線和地線的設計，我們要保證線寬加粗，這樣才能盡可能地減少其阻抗值。隨著芯片的速度越來越高，我們越來越多地使用多層板，通過專用的電源層做電源平面分割供電和專用的地層構成回路，這樣就減少了線路的電感。

二.從信號完整性來考慮PCB的設計

PCB的信號完整性問題主要包括信號反射、串擾、信號延遲和時序錯誤。

1、反射：信號在傳輸線上傳輸時，當高速PCB上傳輸線的特征阻抗與信號的源端阻抗 或負載阻抗不匹配時，信號會發生反射，使信號波形出現過沖、下沖和由此導致的振鈴現象。PCB設計時一般是通過做阻抗匹配來防止反射的產生。

單端50 ohm

差分100 ohm

2、 串擾：在PCB中，串擾是指當信號在傳輸線上傳播時，因電磁能量通過互容和互感耦合 對相鄰的傳輸線產生的不期望的噪聲干擾，它是由不同結構引起的電磁場在同一區域里的相互作用而產生的。互容引發耦合 電流，稱為容性串擾；而互感引發耦合電壓，稱為感性串擾。在PCB上，串擾與走線長度、信號線間距，以及參考地平面的狀況等有關。PCB設計時一般是通過3W原則或者是包地防止串擾的產生。

3、信號延遲和時序錯誤：信號在PCB的導線上以有限的速度傳輸，信號從驅動端發出到達接收端，其間存在一個傳輸延遲。過多的信號延遲或者信號延遲不匹配可能導致時序錯誤和邏輯器件功能混亂。這種情況，一般是DDR產生，所以PCB設計時一般是做等防止信號延遲和時序錯誤的產生。

三.從EMC角度來考慮PCB的設計

EMC三大要素，干擾源，傳播途徑和敏感器件。所以設計時從消除干擾源，切斷傳播途徑和蔽屏敏感器件入手，以下的方法就是居于這些思路來考慮的。

1，合理布局

在器件布置方面,原則上應將相互有關的器件盡量靠近,將數字電路、模擬電路及電源電路分別放置,將高頻電路與低頻電路分開。易產生噪聲的器件、小電流電路、大電流電路等應盡量遠離邏輯電路。對時鐘電路和高頻電路等主要干擾和輻射源應單獨安排,遠離敏感電路。

2，屏蔽設計

屏蔽是解決電磁兼容問題的關鍵技術。電磁屏蔽的方法就是以金屬或者磁性材料來隔離電磁干擾由一個區域向另一個區域感應或輻射傳播。一般分為兩種類型：一種是靜電屏蔽，主要是防止靜電場和恒定磁場的影響。另一種是用于防止交變電場、交變磁場、交變電磁場的影響。

3,疊層設計

總的來說疊層設計主要要遵從兩個規矩:1. 每個走線層都必須有一個鄰近的參考層(電源或地層);2. 鄰近的主電源層和地層要保持最小間距,以提供較大的耦合電容。