近日，TECHINSIGHTS 購買了中國(guó)武漢長(zhǎng)江存儲(chǔ)（YMTC）生產(chǎn)的UNIC2 UNMEN05G21E31BS 32 GB eMMC配件，其中包含一顆256 Gb TLC 3D NAND閃存芯片。

圖片1，YMTC公司生產(chǎn)的UNIC2 UNMEN05G21E31BS

有兩個(gè)主要原因?qū)е略摦a(chǎn)品讓業(yè)界特別感興趣，一個(gè)是商業(yè)，另一個(gè)技術(shù)。這是第一顆出自中國(guó)公司的3D-NAND芯片。利用晶圓鍵合將外圍電路與存儲(chǔ)器陣列進(jìn)行疊加，其比特密度不會(huì)因?yàn)樵黾哟鎯?chǔ)器外圍電路而降低。長(zhǎng)江存儲(chǔ)由中國(guó)國(guó)有企業(yè)清華紫光集團(tuán)于2016年成立并持有51%的股份。其他股東包括中國(guó)國(guó)家半導(dǎo)體產(chǎn)業(yè)投資基金(National Semiconductor Industry Investment Fund，簡(jiǎn)稱“大基金”)。YMTC使用的是由其全資子公司武漢新芯（XMC）在武漢建造的300mm的fab(圖2)。

圖2，武漢新芯廠房

XMC歷史與Spansion公司(現(xiàn)為Cypress公司)緊密合作，利用電荷陷阱存儲(chǔ)技術(shù)制造NOR閃存。2017年YMTC成功設(shè)計(jì)并制造了其第一顆32層的3D NAND閃存芯片，但在中國(guó)只有少數(shù)USB客戶可以使用。

本文章所采用的芯片是他們的第二代3D-NAND技術(shù)，使用“Xtacking”來面對(duì)面地連接外圍電路。用于存儲(chǔ)單元操作和I/O的外圍電路使用適合所需I/O速度和功能的CMOS邏輯技術(shù)在其他的晶圓上制成。完成后的存儲(chǔ)陣列晶圓片通過數(shù)十億個(gè)金屬通孔(垂直互連通路)連接到外圍晶圓片，如圖3所示。

圖3，長(zhǎng)江存儲(chǔ)Xtacking技術(shù)

該部分在2018年的閃存峰會(huì)(FMS2018)上已討論過，并獲得了“最佳展示”獎(jiǎng)(我們本來可以插入該論文的鏈接，但它沒有出現(xiàn)在會(huì)議記錄中)。除了使芯片面積最小化外，該技術(shù)還聲稱可以改善延遲時(shí)間。長(zhǎng)江存儲(chǔ) CEO 楊士寧：“目前，世界上最高的3D NAND I/O速度目標(biāo)是每秒1.4 Gbps，而大多數(shù)行業(yè)提供的NAND I/O速度為每秒1.0Gbps或更低。我們的Xtacking?技術(shù)可以讓NAND I/O速度可以達(dá)到3.0Gbps，與DRAM DDR4的I/O速度相當(dāng)。這將改變NAND行業(yè)的游戲規(guī)則。” 

圖4，裸片頂視圖

圖4中的裸片圖片取自一份產(chǎn)品簡(jiǎn)介，可以通過3月12日發(fā)布的TechInsights博客獲得。

裸片尺寸沒有提供，但是其比特密度為4.41 Gb/mm2，對(duì)于256 Gb的芯片，我們可以得到面積~58 mm2，由此我們可以得到裸片~12.0x 4.8 mm的尺寸。比特密度與微米/英特爾64L CuA( CMOS under array ) 256gb TLC (4.40 Gb/ mm2)相當(dāng)，明顯比三星64L 256gb (3.42 Gb/ mm2)更密集。其比特密度大概比傳統(tǒng)的三星布局（外圍電路在陣列旁邊）高30%。

圖5，背面頂視圖

圖5展示了從芯片背部拍攝的圖片。我們可以看到有8個(gè)32-Gb的區(qū)塊，如果我們使用我們估計(jì)的12 mm的裸片長(zhǎng)度作為校準(zhǔn)，每個(gè)塊的尺寸約為1.5x 1.7 mm (2.55 mm2)，或者一個(gè)陣列塊的尺寸約為12.55 Gb/ mm2，而16-Gb的子塊尺寸約為0.95 mm2。存儲(chǔ)器陣列效率大于90%。

圖6，截面圖

在3D堆疊中，我們?cè)谪Q直的NAND單元串中看到73個(gè)柵極層(字線)，可能其中有64個(gè)有效柵極，加上5個(gè)偽柵極和4個(gè)選擇柵極(1個(gè)源SG和3個(gè)源SGs)。圖6中的SEM橫截面圖也是來自產(chǎn)品簡(jiǎn)介，添加了一些注釋。這幅圖與前面的示意圖相反，下面是CMOS芯片。CMOS晶圓擁有四個(gè)金屬層，存儲(chǔ)陣列晶圓片有三層，但還有有一個(gè)“后晶圓鍵合”鋁金屬層以及鈍化層，在圖像的頂部。

這看起來像一個(gè)傳統(tǒng)的鍵合墊或重布線層，這就提出了一個(gè)問題:它如何連接到整個(gè)堆疊底層的外圍電路---TSVs ? 我們可以從芯片的照片中看到，所有的60個(gè)鍵合墊都在芯片的頂部邊緣，所以如果這些鍵合墊下面有TSV，密度不太大，肯定不會(huì)接近用于圖像傳感器芯片的鍵合墊。因此，前面的的頂視圖完全是存儲(chǔ)晶片背面的鋁圖案，而不是下面的存儲(chǔ)陣列圖案。它看起來像兩個(gè)大的方塊，但我們已經(jīng)知道事實(shí)并非如此。

通過對(duì)工藝流程和互連的初步分析，我們?cè)诿總€(gè)陣列和塊邊緣區(qū)域找到了TSV，這是一個(gè)相當(dāng)獨(dú)特的工藝設(shè)計(jì)。為此，NAND 陣列芯片經(jīng)過了減薄工藝以適應(yīng)TSV工藝。

圖7，TSV截面圖

圖7是圖6放大截面圖并標(biāo)上了相應(yīng)注釋。字線、選擇柵極和位線觸點(diǎn)都是是鎢，共源線(CSL)觸點(diǎn)是帶鎢帽的多晶硅/氮化硅堆疊材料層。在CSL縫之間，我們可以看到有9個(gè)垂直溝道(VC)孔，包括中間的一個(gè)偽孔。位線節(jié)距為40nm，因此可能采用自對(duì)準(zhǔn)雙重圖形化工藝(SADP)。

圖8，長(zhǎng)江存儲(chǔ)某專利圖

在這個(gè)橫截面圖上，溝道孔并不是完全在樣本的拋光平面上，因此我們看到溝道孔的頂部和底部交替出現(xiàn)。溝道孔的版圖實(shí)際上使他們不可能都在一個(gè)平面上,因?yàn)樗鼈兪腔ハ嗟窒?如圖8所示的YMTC專利。

圖9，存儲(chǔ)陣列邊緣的臺(tái)階截面圖

據(jù)說其晶圓鍵合采用DBI?Xperi(Direct Bond Interconnect )技術(shù),但XMC(現(xiàn)在YMTC的一部分)聲稱他們獨(dú)立開發(fā)了自己的方法。在FMS2018上展示了幾張照片，讓我們對(duì)該芯片有了更多的了解。圖9是存儲(chǔ)陣列邊緣的臺(tái)階。它相對(duì)于前面的SEM圖像是倒置的，此次已經(jīng)添加了每個(gè)臺(tái)階的字線層數(shù)。可以注意到，頂部有一個(gè)偽字線層，和看起來像三個(gè)單獨(dú)屏蔽的選擇門。值得注意的是，在FMS2018的討論和該產(chǎn)品之間有一年多的時(shí)間間隔，所以結(jié)構(gòu)可能并不完全相同。

圖10，晶圓級(jí)封裝連接

但是從圖10的SEM圖中可以看出，在樣品的WLP connection (stair)區(qū)域，他們的工藝和設(shè)計(jì)幾乎是一樣的。YMTC的任何聲明中都沒有特別提到，但是XMC與Cypress 電荷陷阱技術(shù)NOR閃存有關(guān)聯(lián)，這似乎表明他們的3D-NAND和大多數(shù)其他制造商一樣，也是基于電荷陷阱技術(shù)的。

圖11，穿過存儲(chǔ)陣列的硅通孔

上圖11展示了其TSV，盡管他們稱所有存儲(chǔ)陣列區(qū)域的為TACs（through array contacts)，和大部分邊緣區(qū)域的為TSC（through-si contacts )。FMS2018上YMTC展示的圖像中，我們可以看到TACs從內(nèi)存芯片的第一金屬層延伸到陣列堆疊和基板硅(源板)，與我們?cè)诘谝粡圫EM圖像中看到的鋁層連接，可能是通過一個(gè)重布線層。CSL接觸被標(biāo)記為ACS -我們對(duì)這個(gè)縮寫詞的猜測(cè)是“array contact slit”。

TACs位于內(nèi)存數(shù)組或大多數(shù)數(shù)組邊緣(就在數(shù)組旁邊)中，因此這似乎消除了TSV正好位于鍵合墊位置的可能性，而且它們的密度顯然更高。在TSV Si蝕刻和氧化物間隔層沉積后向TSV(或TSC)孔內(nèi)填充鎢，然后進(jìn)行鎢回蝕刻。

以上似乎是我們目前為止對(duì)該部分所能得出的結(jié)論的極限。展望未來，YMTC在4月13日宣布了一個(gè)1.33 Tb, 128層，4層單元芯片。現(xiàn)在YMTC已經(jīng)擁有了TSV和晶片鍵合技術(shù)，那么在未來，我們是否可以看到堆疊的芯片為我們提供500層甚至1000層的存儲(chǔ)設(shè)備呢?